Главная страница  |  Описание сайта  |  Контакты
УСТРОЙСТВО ДОПУСКОВОГО КОНТРОЛЯ ЧАСТОТЫ
УСТРОЙСТВО ДОПУСКОВОГО КОНТРОЛЯ ЧАСТОТЫ

УСТРОЙСТВО ДОПУСКОВОГО КОНТРОЛЯ ЧАСТОТЫ

Патент Российской Федерации
Суть изобретения: Изобретение относится к области контрольно-измерительной техники и может использоваться для допускового контроля частоты в системах автоматики и управления. Устройство содержит реверсивный счетчик 1, генератор опорной частоты 3, счетчик - делитель 2, элементы ИЛИ 6, элементы И 7, 8, запоминающий регистр 10, дешифратор 11, буферные элементы 4, 5 и RS-триггер 9 и обладает повышенной надежностью за счет упрощения. 1 ил.
Поиск по сайту

1. С помощью поисковых систем

   С помощью Google:    

2. Экспресс-поиск по номеру патента


введите номер патента (7 цифр)

3. По номеру патента и году публикации

2000000 ... 2099999   (1994-1997 гг.)

2100000 ... 2199999   (1997-2003 гг.)
Номер патента: 2008759
Класс(ы) патента: H03K5/19, G01R23/15
Номер заявки: 4930773/21
Дата подачи заявки: 23.04.1991
Дата публикации: 28.02.1994
Заявитель(и): Арзамасское опытное конструкторское бюро
Автор(ы): Лебедев О.В.; Перенкова Е.И.; Журенко А.А.
Патентообладатель(и): Арзамасское опытно-конструкторское бюро "Импульс"
Описание изобретения: Изобретение относится к контрольно-измерительной технике и может использоваться для допускового контроля частоты в системах автоматики и управления.
Известно устройство допускового контроля частоты [1] , но оно обладает низким быстродействием.
Наиболее близким по технической сущности к предлагаемому является устройство допускового контроля частоты [2] , но оно излишне сложно.
Цель изобретения - повышение надежности устройства за счет его упрощения.
Поставленная цель достигается тем, что в устройство допускового контроля частоты, содержащее элемент ИЛИ, счетчик-делитель частоты, информационные входы которого соединены с шинами кода, счетный вход - с выходом генератора опорной частоты, а выход - с первым входом второго элемента И, выходы первого и второго элементов И соединены соответственно с вычитающим и суммирующим входами реверсивного счетчика, входная шина соединена с входом синхронизации запоминающего регистра, выходы которого соединены с входами дешифратора, выходы которого являются выходами устройства, в него введены первый и второй буферные элементы и RS-триггер, S-вход которого соединен с входной шиной устройства, первыми входами первого буферного элемента и элемента ИЛИ, R-вход - с выходом "заем" реверсивного счетчика, вторым входом элемента ИЛИ и первым входом второго буферного элемента, вторые входы буферных элементов соединены с первой и второй шинами кодов допуска соответственно, выходы буферных элементов соединены с информационными входами реверсивного счетчика, вход синхронизации которого подключен к выходу элемента ИЛИ, а выход переноса - к первому входу запоминающего регистра и третьему входу второго элемента И, второй которого соединен с инверсным выходом RS-триггера, прямой выход которого соединен с вторым входом запоминающего регистра и вторым входом первого элемента И, первый вход которого соединен с выходом счетчика-делителя частоты.
Сопоставительный анализ с прототипом показывают, что предложенное устройство допускового контроля частоты отличается тем, что вместо счетчика-делителя реверсивного счетчика, элемента задержки и элемента И введены буферные элемента и RS-триггер.
Таким образом предложенное устройство допускового контроля частоты соответствует критерию изобретения "новизна".
Сравнение заявляемого решения не только с прототипом, но и с другими техническим решениями в данной области техники не позволило выявить в них признаки, отличающие заявляемое решение от прототипа, что позволяет сделать вывод о соответствии критерию существенные отличия.
На чертеже приведена структурная схема устройства.
Устройство содержит реверсивный счетчик 1, вход синхронизации которого соединен с выходом элемента ИЛИ 6, первый вход которого соединен с входом разрешения буферного элемента 5, выходом "Заем" счетчика 1 и R-входом триггера 9, второй вход соединен с входом устройства, входом разрешения буферного элемента 4, входом S триггера 9 и входом синхронизации запоминающего регистра 10. Генератор опорной частоты 3, выход которого соединен со счетным входом счетчика-делителя 2, информационные входы которого являются входами кода номинальной частоты, а выход соединен с первыми входами элементов И 7 и 8, выходы которых соединены с вычитающим и суммирующим входами счетчика 1 соответственно, выход "Перенос" которого соединен с первым входом запоминающего регистра и третьим входом элемента И 8, второй вход которого соединен с инверсным выходом триггера 9, прямой выход которого соединен с вторым входом элемента И 7 и вторым входом запоминающего регистра 10, выходы которого соединены с входами дешифратора 11, выходы которого являются выходами устройства. Входы буферных элементов 4 и 5 являются входами кодов верхнего и нижнего допусков изменения частоты.
Устройство допускового контроля частоты работает следующим образом.
Опорная частота генератора 3 делится счетчиком-делителем 2 в соответствии с кодом N0, подаваемым на его информационные входы.
Входной импульс, поступая на синхронизирующий вход запоминающего регистра 10, записывает в него состояние выхода "Перенос" счетчика 1 и триггера 9, поступая на вход разрешения буферного элемента 4 разрешает прохождение кода N 1 на информационные входы счетчика 1 и, проходя через элемент ИЛИ 6 на синхронизирующий вход счетчика 1, вписывает этот код в счетчик 1, поступая на S-вход триггера 9 устанавливает его в единичное состояние.
Уровень логической 1 с прямого выхода триггера 9 разрешает прохождение импульсов со счетчика делителя 2 через элемент И 7 на вычитающий вход счетчика 1.
Если к приходу очередного входного импульса код N 1, записанный в счетчик 1, полностью не вычтется, то в запоминающий регистр 10 запишется код "11" и на первом выходе дешифратора 11 будет сигнал, означающий, что входная частота F > F0 + Δ F, где F0 - номинальная частота;
ΔF - величина допуска.
Если входная частота F находится в пределах допуска, то при поступлении на вычитающий вход счетчика 1 импульсов, равных записанному в него коду N 1, на его выходе "Заем" появится импульс, который, поступая на разрешающий вход буферного элемента 5, разрешает прохождение кода N 2 на информационные входы счетчика 1 и, проходя через элемент ИЛИ 6 на синхронизирующий вход счетчика 1, вписывает этот код в счетчик 1, поступая на R-вход триггера 9 установит его в нулевое состояние, при этом элемент И 7 закроется и откроется элемент И 8, разрешая прохождение импульсов со счетчика делителя 2 на суммирующий вход счетчика 1.
Очередным входным импульсом в запоминающий регистр 10 запишется код "10" и на втором выходе дешифратора будет сигнал, означающий, что входная частота Fo˙ΔF<FЕсли входная частота F < F0 - ΔF, то устройство работает аналогично и при поступлении на суммирующий вход счетчика n импульсов равных N - N2, где N - емкость счетчика 1, на его выходе "Перенос" появится уровень логического "0", который, поступая на третий вход элемента И 8, запретит прохождение импульсов на суммирующий вход счетчика 1. Очередным входным импульсом в запоминающий регистр запишется код "00" и на третьем выходе дешифратора будет сигнал означающий, что входная частота F < F0 - Δ F. (56) 1. Авторское свидетельство СССР N 868616, кл. G 01 R 23/10, 1980.
2. Авторское свидетельство СССР N 1458835, кл. G 01 R 23/15, 1986.
Формула изобретения: УСТРОЙСТВО ДОПУСКОВОГО КОНТРОЛЯ ЧАСТОТЫ, содержащее элемент ИЛИ, счетчик-делитель частоты, информационные входы которого соединены с шинами кода, счетный вход - с выходом генератора опорной частоты, а выход - с первым входом второго элемента И, выходы первого и второго элементов И соединены соответственно с вычитающим и суммирующим входами реверсивного счетчика, входная шина соединена с входом синхронизации запоминающего регистра, выходы которого соединены с входами дешифратора, выходы которого являются выходами устройства, отличающееся тем, что, с целью повышения надежности за счет упрощения, в него введены первый и второй буферные элементы и RS-триггер, S-вход которого соединен с входной шиной устройства, первыми входами первого буферного элемента и элемента ИЛИ, r-вход - с выходом "Заем" реверсивного счетчика, вторым входом элемента ИЛИ и первым входом второго буферного элемента, вторые входы буферных элементов соединены с первой и второй шинами кодов допуска соответственно, выходы буферных элементов соединены с информационными входами реверсивного счетчика, вход синхронизации которого подключен к выходу элемента ИЛИ, а выход переноса - к первому входу запоминающего регистра и третьему входу второго элемента И, второй вход которого соединен с инверсным выходом RS-триггера, прямой выход которого соединен с вторым входом запоминающего регистра и вторым входом первого элемента И, первый вход которого соединен с выходом счетчика-делителя частоты.