Главная страница  |  Описание сайта  |  Контакты
ЦИФРОВОЙ СИНТЕЗАТОР СИНУСОИДАЛЬНЫХ СИГНАЛОВ
ЦИФРОВОЙ СИНТЕЗАТОР СИНУСОИДАЛЬНЫХ СИГНАЛОВ

ЦИФРОВОЙ СИНТЕЗАТОР СИНУСОИДАЛЬНЫХ СИГНАЛОВ

Патент Российской Федерации
Суть изобретения: Использование: радиотехника, формирователи электрических сигналов синусоидальной формы с произвольно меняющейся или качающейся частотой. Сущность изобретения: цифровой синтезатор синусоидальных сигналов содержит генератор переменной частоты, генератор фиксированной частоты, переключатель, первый, второй формирователи управляющих сигналов, блок управления направлением счета, реверсивный счетчик, буферный усилитель, блок постоянной памяти, цифроаналоговый преобразователь (ЦАП), переключатель полярности, управляемый фильтр нижних частот (ФНЧ), компаратор и D-триггер, D-вход которого соединен с его инверсным выходом, за счет чего достигается повышение надежности путем исключения некоторых элементов и уменьшение функциональных связей. 2 ил.
Поиск по сайту

1. С помощью поисковых систем

   С помощью Google:    

2. Экспресс-поиск по номеру патента


введите номер патента (7 цифр)

3. По номеру патента и году публикации

2000000 ... 2099999   (1994-1997 гг.)

2100000 ... 2199999   (1997-2003 гг.)
Номер патента: 2010414
Класс(ы) патента: H03B19/00
Номер заявки: 4915715/09
Дата подачи заявки: 01.03.1991
Дата публикации: 30.03.1994
Заявитель(и): Научно-производственное объединение автоматики
Автор(ы): Старков В.Г.
Патентообладатель(и): Научно-производственное объединение автоматики
Описание изобретения: Изобретение относится к радиотехнике и может использоваться для формирования электрических сигналов синусоидальной формы с произвольно меняющейся или качающейся частотой.
Известен цифровой синтезатор частоты с частотной модуляцией, содержащий ключи, интегрирующие фильтры, фильтр нижних частот, перестраиваемый генератор, делитель частоты с переменным коэффициентом деления, коммутаторы, фазовый детектор, источник модулированного сигнала, управляемые аттенюаторы, блок смещения напряжения, интегратор, фазовый модулятор, компараторы, элемент ИЛИ, блок управления, опорный генератор, элемент задержки, блок установки частоты и генератор стандартного напряжения [1] .
Недостаток данного устройства является большая сложность исполнения, что приводит к снижению надежности безотказной работы.
Наиболее близким к предлагаемому по технической сущности является цифровой синтезатор синусоидальных сигналов, содержащий последовательно соединенные генератор переменной частоты, переключатель, блок управления направлениeм счета, реверсивный счетчик, буферный усилитель, блок постоянной памяти, цифроаналоговый преобразователь, переключатель полярности и фильтр нижних частот, генератор фиксированной частоты, выход которого соединен с другим входом переключателя, счетный триггер, первый и второй формирователи управляющих сигналов, вход счетного триггера соединен с входом реверсивного счетчика, тактовый вход и выход заема которого соединены соответственно с выходом переключателя и другим входом блока управления направлением счета, вход второго формирователя управляющих сигналов соединен с выходом переключателя, вход управления которого соединен с выходом первого формирователя управляющих сигналов, выход второго формирователя управляющих сигналов соединен с управляющим входом управляемого фильтра нижних частот, компаратор, первый вход которого соединен с выходом цифроаналогового преобразователя, и D-триггер, выход которого соединен с входом управления переключателя полярности, при этом второй вход компаратора подключен к общей шине, а С- и D-входы D-триггера соединены с выходами соответственно компаратора и счетного триггера [2] .
Недостатком данного синтезатора также является большое количество элементов и связей между ними, что приводит к снижению надежности безотказной работы устройства.
Цель изобретения - повышение надежности путем исключения некоторых элементов и уменьшения числа функциональных связей.
На фиг. 1 представлена функциональная электрическая схема цифрового синтезатора синусоидальных сигналов; на фиг. 2 - временные диаграммы работы.
Цифровой синтезатор синусоидальных сигналов содержит генератор 1 переменной частоты, генератор 2 фиксированной частоты, переключатель 3, первый формирователь 4 управляющих сигналов, блок 5 управления направлением счета, реверсивный счетчик 6, второй формирователь 7 управляющих сигналов, буферный усилитель 8, блок 9 постоянной памяти, цифроаналоговый преобразователь (ЦАП) 10, переключатель 11 полярности, управляемый фильтр нижних частот (ФНЧ) 12, компаратор 13, D-триггер 14.
Цифровой синтезатор синусоидальных сигналов работает следующим образом. Генератор 1 имеет в своем составе автоколебательный генератор пилообразного напряжения и последовательно с ним соединенный генератор, управляемый напряжением (на чертеже не показаны). На выходе генератора 1 присутствует сигнал с периодически плавно изменяющейся частотой. На выходе генератора 2 присутствует сигнал с фиксированной частотой. Оба сигнала поступают на переключатель 3, который пропускает импульсы либо с генератора 1, либо с генератора 2. Эти импульсы подаются на входы блока 5 управления направлением счета, вырабатывающего сигналы суммирования-вычитания реверсивного счетчика 6, а также на входы реверсивного счетчика 6 и второго формирователя 7 управляющих сигналов. Блок 5 управления направлением счета определяет режим работы реверсивного счетчика 6 следующим образом. В первой четверти периода сигнала реверсивный счетчик 6 работает в режиме сложения, во второй четверти - в режиме вычитания, в третьей - в режиме сложения, в четвертой - в режиме вычитания. Серия адресов, вырабатываемая реверсивным счетчиком 6, поступает через буферный усилитель 8, который служит для преобразования уровней сигналов, а также при необходимости для увеличения нагрузочной способности реверсивного счетчика, на блок 9 постоянной памяти. В блоке 9 постоянной памяти предварительно записаны двоичные кодовые комбинации, соответствующие дискретным значениям функции синус в первом квадранте, т. е. между фазовыми углами отΘ1 = 0о до Θ2= 90о. В соответствии с поступающими адресами, блок 9 постоянной памяти в первой и третьей четвертях периода выдает на ЦАП 10 двоичные коды значений функции синус от Θ1 = 0о до Θ2 = 90о, а во второй и четвертой четвертях периода выдает на ЦАП 10, который является однополярным, двоичные коды значений функции синус от Θ1 = 0о до Θ2 = 90о, а во второй и четвертой четвертях периода от Θ2 = 90о до Θ1 = 0о таким образом, за полный период на вход переключателя полярности 11 и на вход компаратора 13 с выхода ЦАП 10 (фиг. 2а - поступают две однополярные полуволны фиксации синус). Компаратор 13 (фиг. 2б) по нулевому значению функции на его первом входе вырабатывает сигнал синхронизации, по которому происходит переключение триггера 14 (фиг. 2в, г), выходной сигнал которого управляет переключением полярности с помощью переключателя 11 полярности, в моменты перехода функции через ноль (фиг. 2д). Управляемый ФНЧ 12 управляется вторым формирователем 7. Первый формирователь 4 формирует импульс, длительность которого равна сумме задержек сигнала на реверсивном счетчике 6, буферном усилителе 8 и блоке 9 постоянной памяти, чтобы обеспечить синхронность работы управляемого ФНЧ 12 с изменением кода на входе ЦАП 10. Второй формирователь 7 по заднему фронту импульса, поступающего с первого формирователя 4, формирует импульс, длительность которого равна длительности переходного процесса, протекающего в ЦАП 10. Таким образом, управляемый ФНЧ 12, управляемый вторым формирователем 7, работающим синхронно с изменением кода на выходе ЦАП 10, устраняет нежелательные переходные процессы и вносит минимальные искажения в выходной сигнал.
Таким образом, повышается надежность безотказной работы вследствие уменьшения числа элементов и уменьшения числа функциональных связей. (56) 1. Авторское свидетельство СССР N 1543544, кл. Н 03 L 7/16, 1990.
2. Авторское свидетельство СССР N 1596427, кл. Н 03 В 19/00, 1988.
Формула изобретения: ЦИФРОВОЙ СИНТЕЗАТОР СИНУСОИДАЛЬНЫХ СИГНАЛОВ , содеpжащий последовательно соединенные генеpатоp пеpеменной частоты, пеpеключатель, блок упpавления напpавлением счета, pевеpсивный счетчик, буфеpный усилитель, блок постоянной памяти, цифpоаналоговый пpеобpазователь, пеpеключатель поляpности и упpавляемый фильтp нижних частот, а также компаpатоp, D-тpиггеp, генеpатоp фиксиpованной частоты, выход котоpого соединен с дpугим входом пеpеключателя, пеpвый и втоpой фоpмиpователи упpавляющих сигналов, пpичем тактовый вход и выход заема pевеpсивного счетчика соединены соответственно с выходом пеpеключателя и дpугим входом блока упpавления напpавлением счета, вход втоpого фоpмиpователя упpавляющих сигналов соединен с выходом пеpеключателя, вход упpавления котоpого соединен с выходом пеpвого фоpмиpователя упpавляющих сигналов, выход втоpого фоpмиpователя упpавляющих сигналов соединен с упpавляющим входом упpавляемого фильтpа нижних частот, пеpвый вход компаpатоpа соединен с выходом цифpоаналогового пpеобpазователя, пpямой выход D-тpиггеpа соединен с входом упpавления пеpеключателя поляpности, втоpой вход компаpатоpа подключен к общей шине, а выход компаpатоpа соединен с C-входом D-тpиггеpа, отличающийся тем, что D-вход D-тpиггеpа соединен с его инвеpсным выходом.