Главная страница  |  Описание сайта  |  Контакты
ПРОЦЕССОР ДЛЯ РЕАЛИЗАЦИИ ОПЕРАЦИЙ НАД ЭЛЕМЕНТАМИ НЕЧЕТКИХ МНОЖЕСТВ
ПРОЦЕССОР ДЛЯ РЕАЛИЗАЦИИ ОПЕРАЦИЙ НАД ЭЛЕМЕНТАМИ НЕЧЕТКИХ МНОЖЕСТВ

ПРОЦЕССОР ДЛЯ РЕАЛИЗАЦИИ ОПЕРАЦИЙ НАД ЭЛЕМЕНТАМИ НЕЧЕТКИХ МНОЖЕСТВ

Патент Российской Федерации
Суть изобретения: Изобретение относится к цифровой вычислительной технике и предназначено для использования в однородных вычислительных структурах для реализации нечетких алгоритмов, а также в информационно советующих системах. Целью изобретения является расширение функциональных возможностей процессора за счет декомпозиции выходных значений. Процессор содержит три регистра, два коммутататора, схему сравнения, счетчик, управляющую память, три элемента И, два элемента ЗАПРЕТ и два элемента ИЛИ. Введение в состав процессора новых узлов дает возможность расширить функциональные возможности за счет декомпозиции выходных значений нечетких высказываний, что позволит реализовать функционально полные нечеткие алгоритмы на однородных вычислительных структурах, построенных на базе таких процессоров. 6 табл. , 4 ил.
Поиск по сайту

1. С помощью поисковых систем

   С помощью Google:    

2. Экспресс-поиск по номеру патента


введите номер патента (7 цифр)

3. По номеру патента и году публикации

2000000 ... 2099999   (1994-1997 гг.)

2100000 ... 2199999   (1997-2003 гг.)
Номер патента: 2012037
Класс(ы) патента: G06F7/00
Номер заявки: 4936554/24
Дата подачи заявки: 16.05.1991
Дата публикации: 30.04.1994
Заявитель(и): Московский технический университет связи и информатики
Автор(ы): Карандин В.Н.
Патентообладатель(и): Московский технический университет связи и информатики
Описание изобретения: Изобретение относится к цифровой вычислительной технике и предназначено для использования в однородных вычислительных структурах для реализации нечетких алгоритмов, а также в информационно-советующих системах.
Известна ячейка однородной вычислительной структуры, содеpжащая три регистра, схему сравнения, первую группу элементов И, группу элементов ИЛИ, дешифратор, три коммутатора, четвертый регистр и вторую группу элементов И, которые позволяют выполнять над элементами нечетких множеств следующие операции: отрицания, конъюнкции, дизъюнкции, импликации и эквивалентности [1] .
Однако эта ячейка не позволяет выполнять преобразования над нечеткими высказываниями по логическим формулам, содержащим более одной операции.
Наиболее близким к предлагаемому по технической сущности является устройство, выполненное в виде процессора для реализации операций над элементами расплывчатых множеств, содержащее три регистра, два коммутатора, схему сравнения, группу элементов И, счетчик, управляющую память, элемент И, причем информационные входы процессора соединены с информационными входами первого и второго регистров, прямые группы выходов первого, второго и третьего регистров соединены с первой, третьей и пятой группами информационных входов первого коммутатора соответственно, инверсные группы выходов первого, второго и третьего регистров соединены с второй, четвертой и шестой группами информационных входов первого коммутатора соответственно, первая группа выходов первого коммутатора соединена с первыми группами информационных входов второго коммутатора и схемы сравнения, вторая группа выходов первого коммутатора соединена с вторыми группами информационных входов второго коммутатора и схемы сравнения, группа выходов схемы сравнения соединена с второй группой управляющих входов второго коммутатора, группа выходов которого соединена с вторыми входами элементов И группы элементов И и с группами информационных входов первого, второго и третьего регистров, выходы элементов И группы элементов И соединены с информационными выходами процессора, группа входов адреса
микрокоманды процессора соединена с информационными входами счетчика, выходы которого соединены с адресными входами управляющей памяти, группа входов загрузки программы процессора соединена с группой информационных входов управляющей памяти, вход задания режима работы процессора соединен с входами записи счетчика и управляющей памяти, выходы кода операции управляющей памяти соединены с первой группой управляющих входов второго коммутатора, выходы признака адреса первого операнда, адреса первого операнда, признака адреса второго операнда, адреса второго операнда управляющей памяти соединены с группой управляющих входов первого коммутатора, группа выходов адреса результата управляющей памяти соединена с входами записи первого, второго и третьего регистров, выход признака конца операции управляющей памяти соединен с первыми входами элементов И группы элементов И и с первым входом элемента И, второй вход которого соединен с тактовым входом процессора, выход элемента И соединен со счетным входом счетчика [2] .
Недостатком известного устройства является невозможность декомпозиции выходной информации, т. е. выдачи различных результирующих значений нечетких высказываний, полученных в результате выполнения различных операций микропрограммы над одними и теми же входными значениями нечетких высказываний, по разным выходным шинам процессора, что необходимо для реализации функционально полных нечетких алгоритмов.
Целью изобретения является расширение функциональных возможностей процессора за счет декомпозиции выходных значений нечетких высказываний.
Цель достигается тем, что в процессор, содержащий первый, второй и третий регистры, первый и второй коммутаторы, схему сравнения, управляющую память, счетчик и элемент И, причем группа информационных входов первой входной шины процессора соответственно соединена с информационными входами первого регистра, прямые группы выходов первого, второго и третьего регистров соединены с первой, третьей и пятой группами информационных входов первого коммутатора соответственно, инверсные группы выходов первого, второго и третьего регистров соединены с второй, четвертой и шестой группами информационных входов первого коммутатора соответственно, первая группа выходов первого коммутатора соответственно соединена с первыми группами информационных входов второго коммутатора и схемы сравнения, вторая группа выходов первого коммутатора соответственно соединена с вторыми группами информационных входов второго коммутатора и схемы сравнения, группа выходов схемы сравнения соединена с второй группой управляющих входов второго коммутатора, группа выходов которого соединена с группой информационных входов третьего регистра, группа входов адреса микрокоманды процессора соединена с информационными входами счетчика, выходы которого соответственно соединены с адресными входами управляющей памяти, группа входов кода команды процессора
соответственно соединена с группой информационных входов управляющей памяти, настроечный вход процессора соединен с входами записи счетчика и управляющей памяти, выходы кода операции управляющей памяти соединены с первой группой управляющих входов второго коммутатора, выходы признака адреса первого операнда, адреса первого операнда, признака адреса второго операнда, адреса второго операнда управляющей памяти соединены с группой управляющих входов первого коммутатора, третий разряд выходов адреса результата управляющей памяти соединен с входом записи третьего регистра, выход признака конца операции управляющей памяти соединен с первым входом элемента и, второй вход которого соединен с тактовым входом процессора, выход элемента И соединен со счетным входом счетчика, введены первый и второй элементы ЗАПРЕТ, второй и третий элементы И, первый и второй элементы ИЛИ, при этом группа информационных входов второго регистра соответственно соединена с группой информационных входов второй входной шины процессора, группа выходов второго коммутатора соответственно соединена с группами информационных выходов первой и второй выходных шин процессора, выход первого разряда адреса результата управляющей памяти соединен с первыми входами первого элемента ЗАПРЕТ и второго
элемента И, выход второго разряда адреса результата управляющей памяти соединен с первыми входами второго элемента ЗАПРЕТ и третьего элемента И, выход четвертого разряда адреса результата управляющей памяти соединен с инверсными входами первого и второго элементов ЗАПРЕТ и вторыми входами второго и третьего элементов И, выходы первого и второго элементов ЗАПРЕТ соединены с вторыми входами первого и второго элементов ИЛИ соответственно, вторые входы которых соединены с входами записи первой и второй входных шин процессора соответственно, выходы первого и второго элементов ИЛИ соединены с входами записи первого и второго регистров соответственно, выходы второго и третьего элементов И соединены с выходами записи первой и второй выходных шин процессора соответственно.
Таким образом, введение отличительных признаков в заявленном устройстве позволяет расширить функциональные возможности за счет декомпозиции выходных значений, полученных в результате выполнения операций над одними и теми же выходными значениями нечетких высказываний, что позволяет реализовать на однородных вычислительных структурах, построенных на базе таких процессоров, функционально полные нечеткие алгоритмы.
В результате проведенных патентных исследований известные технические решения, содержащие в отдельности или в совокупности признаки, сходные с отличительными признаками заявленного технического решения, обнаружены не были. Таким образом, заявленное техническое решение соответствует критериям "новизна" и "существенные отличия".
На фиг. 1 показана функциональная схема процессора; на фиг. 2 - структура микрокоманды; на фиг. 3 - функциональная схема одного из возможных вариантов реализации первого коммутатора; на фиг. 4 - функциональная схема одного из возможных вариантов реализации второго коммутатора.
В табл. 1 приведена система основных команд процессора: в табл. 2 - мнемокоды и коды адресов операндов и адресов результата; в табл. 3 - микропрограммы операций процессора; в табл. 4 - соответствие входов и выходов первого коммутатора при его работе; в табл. 5 - работа схемы сравнения; в табл. 6 - соответствие входов и выходов второго коммутатора при его работе.
Процессор содержит (фиг. 1) первый 1, второй 2 и третий 3 регистры, первый коммутатор 4, схему 5 сравнения, второй коммутатор 6, счетчик 7, управляющую память 8, первый элемент И 9, первый 10 и второй 11 элементы ЗАПРЕТ, первый 12 и второй 13 элементы ИЛИ, второй 14 и третий 15 элементы И, первую 16 и вторую 17 входные шины процессора, первую 18 и вторую 19 выходные шины процессора, настроечный вход 20 процессора, входы 21 кода команды, входы 22 адреса микрокоманды, тактовый вход 23 процессора.
Прямые группы выходов регистров 1, 2 и 3 соединены с первой, третьей и пятой группами информационных входов коммутатора 4 соответственно, инверсные группы выходов регистров 1, 2 и 3 соединены с второй, четвертой и шестой группами информационных входов коммутатора 4, первая группа выходов которого соответственно соединена с первыми информационными группами входов схемы 5 сравнения и коммутатора 6, вторые группы информационных входов которых соединены с второй группой выходов коммутатора 4. Группа выходов коммутатора 6 соответственно соединена с группой информационных входов регистра 3. группа выходов счетчика 7 соответственно соединена с адресными входами управляющей памяти 8, выход поля конец операции управляющей памяти соединен с первым входом элемента И 9, выход которого соединен со счетным входом счетчика 7. Выходы кода операции управляющей памяти 8 соединены с первой группой управляющих входов коммутатора 6, вторая группа управляющих входов которого соединена с группой выходов схемы 5 сравнения. Выходы признака адреса первого операнда, адреса первого операнда, признака адреса второго операнда и адреса второго операнда управляющей памяти 8 соединены с группой управляющих входов коммутатора 4. Третий
разряд выходов адреса результата управляющей памяти 8 соединен с входом записи регистра 3. Выход первого и второго разрядов адреса результата управляющей памяти 8 соединены с первыми входами элементов ЗАПРЕТ 10 и 11 соответственно, инверсные входы которых соединены с четвертым разрядом адреса результата управляющей памяти 8. Выходы элементов ЗАПРЕТ 10 и 11 соединены с вторыми входами элементов ИЛИ 12 и 13 соответственно, выходы которых соединены с входами записи регистров 1 и 2 соответственно. Выходы первого и второго разрядов адреса результата управляющей памяти 8 соединены с первыми входами элементов И 14 и 15 соответственно, вторые входы которых соединены с выходом четвертого разряда адреса результата управляющей памяти 8. Информационные входы регистра 1 и первый вход элемента ИЛИ 12 соединены с входной информационной шиной 16 процессора. Информационные входы регистра 2 и первый вход элемента ИЛИ 13 соединены с входной информационной шиной 17 процессора. Выходы коммутатора 6 и выход элемента И 14 соединены с выходной шиной 18 процессора, выходы коммутатора 6 и выход элемента И 15 соединены с выходной шиной 19 процессора. Настроечный вход 20 процессора соединен с входами
записи счетчика 7 и управляющей памятью 8. Входы 21 кода команды процессора соединены с информационными входами управляющей памяти 8, входы 22 адреса микрокоманды процессора соединены с информационными входами счетчика 7. Тактовый вход 23 процессора соединен с вторым входом элемента И 9.
Процессор предназначен для реализации микропрограмм обработки нечетких высказываний и для образования однородной структуры, позволяющей реализовать нечеткие алгоритмы. Нечетким высказыванием называется предложение, относительно которого можно судить о степени его истинности или ложности. Степень истинности каждого нечеткого высказывания принимает значение из интервала [0,1] . Примерами нечетких высказываний являются "пять - небольшое число", "сто - много". Степень истинности первого нечеткого высказывания положим равной 0, 1, второго - 0,4. Если обозначить первое нечеткое высказывание а, а, второе b, то a = 0,1, b = 0,4.
Если а и b - некоторые простые нечеткие высказывания, то посредством применения к ним логических операций можно получить составные высказывания. Процессор реализует следующие логические операции над значениями а и b нечетких высказываний: отрицание > а = 1 - а, конъюнкция а b = min (a, b), дизъюнкция а V b = max (a, b), импликация а → b = max (1 - a, b)
Если заданы степени истинности простых нечетких высказываний, можно найти степень истинности результирующего нечеткого высказывания, а также решать нечеткие логические уравнения.
Функциональные назначения элементов, образующих ячейку.
Регистры 1-3 предназначены для приема в параллельном коде, хранения и выдачи в прямом и инверсных кодах значений расплывчатых высказываний на информационные входы коммутатора 4 и имеют информационные входы и выходы, разрядность которых определяется представлением нечетких высказываний, и вход записи. Они могут быть выполнены, например, на микросхемах К555ИР35, где инверсные выходы организованы с помощью инверторов, например, на микросхемах К155ЛН1.
Коммутатор 4 предназначен для коммутации выходов регистров 1-3 на входы схемы 5 сравнения и коммутатора 6 и имеет шесть групп информационных входов, две группы выходов и группу управляющих входов. Разрядность информационных входов и выходов коммутатора 4 определяется разрядностью регистров 1-3. Разрядность группы управляющих входов коммутатора 4 зависит от способа задания кодов адреса операндов, хранящихся в регистрах 1-3.
На фиг. 3 приведена одна из возможных схем реализации коммутатора 4 на базе микросхем, например, К155КП7, который представляет собой две одинаковые группы 24 и 25 мультиплексоров, состоящих из N мультиплексоров 26, где N - разрядность нечетких высказываний и соответственно регистров 1-3. Соответствие входов и выходов коммутатора при его работе показано в табл. 4.
Схема 5 сравнения предназначена для сравнения значений нечетких высказываний, имеет две группы информационных входов, разрядность которых определяется разрядностью регистров 1-3, три выхода признаков результата сравнения и может быть выполнена на микpосхемах, например, К555СП1. Работа схемы сравнения показана в табл. 5.
Коммутатор 6 предназначен для коммутации одного из выходов коммутатора 4 с информационными входами регистра 3 и с выходными шинами 18 и 19 процессора. Он имеет две группы информационных входов и одну группу выходов, разрядность которых совпадает с разрядностью регистров 1-3, а также две группы управляющих входов. Разрядность первой группы управляющих входов равна четырем, а разрядность второй группы управляющих входов равна трем.
На фиг. 4 приведена одна из возможных схем реализации коммутатора 6, который содержит мультиплексор 27, четыре элемента И 28, 29, 30 и 31, два элемента ИЛИ 32 и 33 и элемент НЕ 34, которые могут быть выполнены на микросхемах, например, К531КП11П, К155ЛИ1, К155ЛЛ1, К155ЛН1. Соответствие входов и выходов коммутатора 6 при его работе показано в табл. 6.
Счетчик 7 предназначен для задания начального адреса микpопрограммы (т. е. адрес первой микрокоманды микропрограммы) и для формирования адреса текущей микрокоманды и имеет информационные входы, счетный вход и выходы. Разрядность информационных входов и выходов определяется объемом управляющей памяти. Его управляющий вход - вход записи. Он может быть выполнен на микросхемах, например, К155вИЕ7.
Управляющая память 8 совместно с элементом И 9 и счетчиком 7 представляет собой микропрограмное устройство управления, которое предназначено для хранения микропрограмм и организации работы процессора. Объем управляющей памяти зависит от числа микропрограмм. Разрядность выходной шины управляющей памяти определяется форматом микрокоманды. Управляющая память может быть выполнена на микросхемах, например, К155РУ5 или К155РУ2А.
Реализация таких устройств широко известна (например, см. Шевкопляс Б. В. Микропроцессорные структуры. Инженерные решения. - М. : Радио и связь, 1990, - 512 с. , с. 27).
Элемент И 9 предназначен для стробирования прохождения импульсов от внешнего генератора импульсов в тот момент, когда выполнение текущей микропрограммы завершилось и процессор готов к выполнению следующей микропрограммы, и может быть выполнен на микросхемах, например К155ЛИ1.
Элементы ЗАПРЕТ 10 и 11 предназначены для блокировки прохождения сигналов записи в регистры 1 и 2 при выдаче результатов операций на выходные шины 18 и 19 процессора и могут быть выполнены на микросхемах, например, К155ЛИ1 и К155ЛН1.
Элементы ИЛИ 12 и 13 предназначены для объединения по входу сигналов записи в регистры 1 и 2, поступающих с выходов элементов ЗАПРЕТ 10 и 11, и сигналов записи нечетких высказываний, поступающих по входным шинам 16 и 17 процессора соответственно, и могут быть выполнены на микросхемах, например, К155ЛЛ1.
Элементы И 14 и 15 предназначены для формирования сигналов записи нечетких высказываний выходных шин 18 и 19 процессора соответственно, по которым производится запись нечетких высказываний, полученных в результате выполнения микропрограмм, в соответствующие регистры соседних процессоров структуры, и могут быть выполнены на микросхемах, например, К155ЛИ1.
Входные шины 16 и 17 процессора предназначены для приема нечетких высказываний и их записи в регистры 1 и 2 соответственно и содержат группы информационных входов, соединенных соответственно с информационными входами регистров 1 и 2, и входы записи нечетких высказываний, соединенные соответственно с первыми входами элементов ИЛИ 12 и 13. Разрядность групп информационных входов входных шин определяется представлением нечетких высказываний.
Выходные шины 18 и 19 процессора предназначены для выдачи и записи результирующих нечетких высказываний в соседние процессоры структуры и содержат группы информационных выходов, соединенных с выходами коммутатора 6, и выходы записи нечетких высказываний, соединенные соответственно с выходами элементов И 14 и 15. Разрядность групп информационных выходов выходных шин определяется разрядностью коммутатора 6.
Настроечный вход 20 процессора предназначен для записи адреса микрокоманды в счетчик 7 и кода микрокоманды в управляющую память 8. Входы 21 кода команды процессора предназначены для занесения микрокоманды микропрограмм в управляющую память 8. Разрядность входов 21 определяется форматом микрокоманды. Входы 22 адреса микрокоманды процессора предназначены для занесения в счетчик 7 адреса первой микрокоманды выполняемой микропрограммы, а также для задания адресов микрокоманд при загрузке микропрограмм в управляющую память 8. Разрядность входов 22 определяется объемом управляющей памяти 8. Тактовый вход 23 процессора предназначен для синхронизации работы его элементов.
Рассмотрим работу процессора на примере алгоритмов выполнения следующих операций.
Алгоритм выполнения операций дизъюнкции, конъюнкции. Выдать на соответствующие входы схемы 5 сравнения и коммутатора 6 содержимое регистров 1 и 2 в прямых кодах. Выдать результат выполнения операции на выход коммутатора 6 и либо записать этот результат в регистр 3, либо выдать на соответствующие выходные шины процессора. Конец.
Отличие между операциями дизъюнкции и конъюнкции и состоит лишь в том, что в результате выполнения операции дизъюнкции на соответствующие выходы процессора выдается максимальное значение из двух сравниваемых нечетких высказываний, а при выполнении операции конъюнкции - минимальное.
Алгоритм выполнения операции пересылки. Выдать содержимое одного из регистров 1-2 на выход коммутатора 6. Записать информацию с выхода коммутатора 6 в регистр 3 (внутренняя пересылка) или выдать эту информацию на соответствующие выходные шины процессора. Конец.
Алгоритм выполнения операции импликации. Выдать содержимое регистра 1 в инверсном коде, а содержимое регистра 2 в прямом коде на соответствующие входы схемы 5 сравнения и коммутатор 6. Произвести сравнение этих операндов и выдать результат выполнения операции на соответствующие выходные шины процессора или записать этот результат в регистр 3. Конец.
Алгоритм выполнения операции инверсии. Выдать содержимое одного из регистров 1, 2 на первый выход коммутатора 4 в инверсном коде. Выдать результат выполнения операции на соответствующие выходные шины процессора или записать в регистр 3. Конец.
Алгоритм выполнения операции ассоциативного поиска. Выдать на соответствующие входы схемы 5 сравнения и коммутатора 6 содержимое регистров 1 и 2 в прямых кодах. Если содержимое регистра 1 совпадает содержимым регистра 2, то содержимое этого регистра либо записать в регистр 3, либо выдать на соответствующие выходные шины процессора. В противном случае ни выдачи, ни записи не производить. Конец.
Кроме того, процессор позволяет выполнять микропрограммы, состоящие из различных наборов операций (инверция + импликация, конъюнкция + дизъюнкция, пересылка + инверсия, конъюнкция + импликация и т. п. ). При этом полученные результаты при выполнении различных операций такой микропрограммы выдаются на разные выходные шины процессора.
Алгоритм выполнения набора операций конъюнкция + дизъюнкция. Выдать на соответствующие входы схемы 5 сравнения и коммутатора 6 содержимое регистров 1 и 2 в прямых кодах. Выдать наименьшее из сравниваемых значений на выходную шину 18 процессора. Выдать на соответствующие входы схемы 5 сравнения и коммутатора 6 содержимое регистров 1 и 2 в прямых кодах. Выдать наибольшее из сравниваемых значений на выходную шину 19 процессора. Конец.
Алгоритм выполнения набора операций пересылка + инверсия. Выдать содержимое регистра 1 на первый выход коммутатора 6 в прямом коде. Выдать результат выполнения операции пересылки на выходную шину 19 процессора. Выдать содержимое этого регистра на первый выход коммутатора 4 в инверсном коде. Выдать результат выполнения операции инверсия на выходную шину 18 процессора. Конец.
Микропрограммы основных операций (табл. 1) и микропрограммы сложных и составных операций, алгоритмы которых рассмотрены выше, приведены в табл. 3.
Поле 35 микрокоманды "код операции" несет информацию о том, какая операция выполняется. Мнемокоды основных операций приведены в табл. 1.
Поле 36 и 38 микрокоманды указывают, в каком коде, прямом или инверсном, выдавать содержимое регистров 1-3, адреса которых указываются полями 37 и 38, на информационные входы коммутатора 6 (0 - в инверсном коде, 1 - в прямом).
Поля 37 и 39 микрокоманды указывают на то, где находятся операнды выполняемой операции, мнемокоды. Коды адресов операндов приведены в табл. 2.
Поле 40 микрокоманды "конец операции" (КО) сообщает о том, что данная микрокоманда является последней в выполняемой микропрограмме. Если в этом поле в микрокоманде записана "1", то это означает, что за текущей микропрограммой следует следующая микрокоманда, если записан "0", то эта микрокоманда является последней в микропрограмме, т. е. микрокоманда КО = "1" - текущая; КО = "0" - последняя микрокоманда микропрограммы.
Если операнд в соответствующем поле микрокоманды не используется, то в этом поле ставится прочерк (-).
Рассмотрим работу процессора при выполнении микропрограммы, состоящей из набора различных операций и обеспечивающей декомпозицию выходных значений, например, микропрограммы "конъюнкция + дизъюнкция".
Вначале по входам 21 кода команды процессора в соответствующие ячейки управляющей памяти записывается микропрограмма выполняемого набора операций, причем адреса этих ячеек поступают на адресные входы памяти через счетчик 7 с входов 22 адреса микрокоманды, а запись микрокоманд микропрограммы в соответствующие ячейки производится по сигналу с настроечного входа 20 процессора. При этом необходимо, чтобы последовательность адресов задействованных ячеек памяти соответствовала последовательности выполнения микрокоманд микропрограммы.
Выполнение микропрограммы начинается с записи в регистры 1 и 2 нечетких высказываний из соответствующих процессоров структуры, например в регистр 1 а = 0, а в регистр 2 b = 0,4, и поступления на информационные входы счетчика 7 адреса первой микрокоманды набора операций, который записывается в счетчик по сигналу "запись".
С выхода счетчика 7 адрес первой микрокоманды поступает на адресные входы управляющей памяти 8. Через время, определяемое типом управляющей памяти, на ее выходах устанавливается первая микрокоманда микропрограммы. Ее поля 36-39 поступают на управляющий вход коммутатора 4. При этом поле 37 указывает, содержимое какого из регистров 1-3 выдать на первый выход коммутатора 4, поле 36 указывает, в каком коде - прямом или инверсном выдать содержимое регистра, адрес которого находится в поле 37 микрокоманды, на первый выход коммутатора 4, поле 39 микрокоманды указывает, содержимое какого из регистров 1-3 выдать на второй выход коммутатора 4, а поел 38 указывает, в каком коде выдать содержимое регистра, адрес которого находится в поле 39 микрокоманды, на выход коммутатора 4. В соответствии с первой операцией микропрограммы "конъюнкция" на первом выходе коммутатора 4 устанавливается значение нечеткого высказывания а = 0,1, на втором выходе коммутатора 4 - значение b = 0,4.
С выходов коммутатора 4 значения нечетких высказываний поступают на соответствующие входы схемы 5 сравнения и коммутатора 6, на первую группу управляющих входов которого уже подано поле 35 текущей микрокоманды ("код операции"), а на вторую группу управляющих входов коммутатора 6 поступает результат сравнения нечетких высказываний а = 0,1 и b = 0,4. В соответствии с кодом операции конъюнкции и результатом сравнения операндов (a < b) на выходе коммутатора 6 устанавливается значение нечеткого высказывания а = 0,1.
Одновременно поле 41 ("конец операции") этой микрокоманды поступает на первый вход элемента И 9 и разрешает прохождение тактовых сигналов от внешнего генератора синхроимпульсов (ГСИ) на счетный вход счетчика 7. Тактовая частота ГСИ подобрана такой, что за его период выполняется любая микрокоманда.
С приходом очередного тактового сигнала от ГСИ на второй вход элемента И 9 содержимое счетчика 7 увеличивается на единицу, что соответствует адресу второй микрокоманды микропрограммы, и на выходах счетчика 7 устанавливается адрес второй микрокоманды, вследствие чего на выходах управляющей памяти 8 устанавливается вторая микрокоманда.
Поля 35-39 второй микрокоманды дублируют соответствующие поля предыдущей микрокоманды, что сохраняет коммутацию, а в поле 40 устанавливается "адрес результата", соответствующие разряды которого поступают через соответствующие элементы процессора на управляющие входы регистров 1-3 и на соответствующие входы элементов И 14 и 15. В данном случае в поле 40 "адрес результата" находится адрес выходной шины 18 процессора, вследствие чего выход четвертого разряда поля 40 поступает на инверсные входы элементов ЗАПРЕТ 10 и 11, что осуществляет блокировку сигнала записи в регистры 1 и 2, и на вторые входы элементов И 14 и 15, что разрешает выдачу результата на выходные шины процессора, выход первого разряда поля 40 микрокоманды поступает на первый вход элемента И 14, по сигналу с выхода которого производится запись первого полученного результата микропрограммы, установленного на выходе коммутатора 6, по выходной шине 18 процессора в соответствующий регистр (1 или 2) соседнего по структуре процессора. На этом выполнение второй микрокоманды заканчивается. С выполнением этой микрокоманды закончено выполнение первой операции (конъюнкция) микропрограммы "конъюнкция + дизъюнкция".
С поступлением очередного тактового сигнала от ГСИ на выходе управляющей памяти 8 устанавливается третья микрокоманда. Ее поля 36-39, как и в предыдущих микрокомандах, поступающих на управляющий вход коммутатора 4. В соответствии с второй операцией микропрограммы "дизъюнкция" на первом выходе коммутатора 4 устанавливается значение нечеткого высказывания а = 0,1, на втором выходе коммутатора 4 - значение b = 0,4.
С выходов коммутатора 4 значения нечетких высказываний поступают на соответствующие входы схемы 5 сравнения и коммутатора 6, на первую группу управляющих входов которого уже подано поле 35, текущей микрокоманды ("код операции"), а на вторую группу управляющих входов коммутатора 6 поступает результат сравнения нечетких высказываний а = 0,1 и b = 0,4. В соответствии с кодом операции дизъюнкции и результатом сравнения операндов (а < b) на выходе коммутатора 6 устанавливается значение нечеткого высказывания b = 0,4. На этом третья микрокоманда заканчивается.
С поступлением очередного тактового сигнала от ГСИ на выходах управляющей памяти 8 устанавливается четвертая микрокоманда, поля 35-39, четвертой микрокоманды дублируют соответствующие поля предыдущей микрокоманды, что сохраняет коммутацию, а в поле 40 "адреса результата" устанавливается адрес выходной шины 19 процессора, вследствие чего выход четвертого разряда поля 40 поступает на инверсные входы элементов ЗАПРЕТ 10 и 11, что осуществляет блокировку сигнала записи в регистры 1 и 2, и на вторые входы элементов И 14 и 15, что разрешает выдачу результата на выходные шины процессора, выход первого разряда поля 40 микрокоманды поступает на первый вход элемента И 15, по сигналу с выхода которого производится запись второго полученного результата микропрограммы, установленного на выходе коммутатора 6, по выходной шине 19 процессора в соответствующий регистр (1 или 2) соседнего по структуре процессора. Поле 41 ("конец операции") блокирует прохождение импульсов от ГСИ. На этом выполнение четвертой микрокоманды заканчивается, с выполнением которой закончено выполнение как второй операции (дизъюнкция) микропрограммы "конъюнкция + дизъюнкция", так и всей микропрограммы в целом и процессор готов к выполнению следующей микропрограммы, для выполнения которой необходимо в счетчик 7 процессора записать адрес первой микрокоманды следующей микропрограммы.
Введение в состав процессора новых узлов дает возможность расширить его функциональные возможности за счет декомпозиции выходных значений, что позволить реализовать функционально полные нечеткие алгоритмы на однородных вычислительных структурах, построенных на базе таких процессоров.
Технико-экономическая эффективность данного технического предложения определяется тем, что по сравнению с прототипом заявленное устройство обладает техническим преимуществом и может обеспечить положительный эффект, заключающийся в расширении набора выполняемых микропрограмм, а также в повышении быстродействия однородных вычислительных структур за счет проведения одновременно с выдачей по выходным шинам процессорам результирующих значений нечетких высказываний их записи в соответствующие процессоры структуры.
Предлагаемый процессор может использоваться в качестве спецвычислителя при управлении технологическими процессами по лингвистическим алгоритмам.
Формула изобретения: ПРОЦЕССОР ДЛЯ РЕАЛИЗАЦИИ ОПЕРАЦИЙ НАД ЭЛЕМЕНТАМИ НЕЧЕТКИХ МНОЖЕСТВ, содержащий первый, второй и третий регистры, первый и второй коммутаторы, схему сравнения, управляющую память, счетчик и первый элемент И, причем группа информационных входов первой входной шины процессора соответственно соединена с информационными входами первого регистра, группы прямых выходов первого, второго и третьего регистров соединены с первой, третьей и пятой группами информационных входов первого коммутатора соответственно, группы инверсных выходов первого, второго и третьего регистров соединены с второй, четвертой и шестой группами информационных входов первого коммутатора соответственно, первая группа выходов первого коммутатора соответственно соединена с первыми группами информационных входов второго коммутатора и схемы сравнения, вторая группа выходов первого коммутатора соответственно соединена с вторыми группами информационных входов второго коммутатора и схемы сравнения, группа выходов схемы сравнения соединена с второй группой управляющих входов второго коммутатора, группа выходов которого соединена с группой информационных входов третьего регистра, группа входов адреса микрокоманды процессора соединена с информационными входами счетчика, выходы которого соответственно соединены с адресными входами управляющей памяти, группа входов кода команды процессора соответственно соединена с группой информационных входов управляющей памяти, настроечный вход процессора соединен с входами записи счетчика и управляющей памяти, выходы кода операции управляющей памяти соединены с первой группой управляющих входов второго коммутатора, выходы признака адреса первого операнда, адреса первого операнда, признака адреса второго операнда, адреса второго операнда управляющей памяти соединены с группой управляющих входов первого коммутатора, третий разряд выхода адреса результата управляющей памяти соединен с входом записи третьего регистра, выход признака конца операции управляющей памяти соединен с первым входом первого элемента И, второй вход которого соединен с тактовым входом процессора, выход первого элемента И соединен со счетным входом счетчика, отличающийся тем, что, с целью расширения функциональных возможностей за счет декомпозиции выходных значений, в него введены первый и второй элементы ЗАПРЕТ, второй и третий элементы И, первый и второй элементы ИЛИ, причем группа информационных входов второго регистра соответственно соединена с группой информационных входов второй входной шины процессора, группа выходов второго коммутатора соединена с группами информационных выходов первой и второй выходных шин процессора, выход первого разряда адреса результата управляющей памяти соединен с первыми входами первого элемента ЗАПРЕТ и второго элемента И, выход второго разряда адреса результата управляющей памяти соединен с первыми входами второго элемента ЗАПРЕТ и третьего элемента И, выход четвертого рязрада адреса результата управляющей памяти соединен с инверсными входами первого и второго элементов ЗАПРЕТ и вторыми входами второго и третьего элементов И, выходы первого и второго элементов ЗАПРЕТ соединены с вторыми входами первого и второго элементов ИЛИ соответственно, вторые входы которых соединены с входами записи первой и второй входных шин процессора соответственно, выходы первого и второго элементов ИЛИ соединены с входами записи первого и второго регистров соответственно, выходы второго и третьего элементов И соединены с выходами записи первой и второй выходных шин процессора соответственно.