Главная страница  |  Описание сайта  |  Контакты
ТРЕХКАНАЛЬНАЯ АСИНХРОННАЯ СИСТЕМА
ТРЕХКАНАЛЬНАЯ АСИНХРОННАЯ СИСТЕМА

ТРЕХКАНАЛЬНАЯ АСИНХРОННАЯ СИСТЕМА

Патент Российской Федерации
Суть изобретения: Изобретение относится к автоматике и вычислительной технике и может быть использовано для построения отказоустойчивых управляющих и вычислительных систем, в которых резервные каналы функционируют асинхронно вследствие альтернативной реализации алгоритмов выполнения задачи. В устройстве обеспечивается возможность асинхронного выполнения управляющих или вычислительных алгоритмов, реализуемых по различным версиям (альтернативам), осуществляются оперативное отслеживание "темпа" и правильности выполнения задач каналами и браковка на этой основе отказавших каналов, обеспечивается возможность восстановления состояния вычислительных блоков после сбоя, обеспечивается возможность получения достоверного решения при двух непересекающихся сбоях либо сбое одного вычислительного блока при одном из двух отказавших вычислительных блоков, а также работы в одноканальной конфигурации. Трехканальная асинхронная система содержит три вычислительных блока, три блока формирования сигналов отказа, генератор, три кодопреобразователя, два магистральных коммутатора, две группы блоков сравнения, три мажоритарных элемента, пять регистров, две группы регистров, три счетчика, четыре триггера, три группы элементов И, две группы элементов ИЛИ, семь одновибраторов, дешифраторов, три элемента задержки, пятнадцать элементов ИЛИ, восемнадцать элементов И. 3 табл., 6 ил.
Поиск по сайту

1. С помощью поисковых систем

   С помощью Google:    

2. Экспресс-поиск по номеру патента


введите номер патента (7 цифр)

3. По номеру патента и году публикации

2000000 ... 2099999   (1994-1997 гг.)

2100000 ... 2199999   (1997-2003 гг.)
Номер патента: 2029365
Класс(ы) патента: G06F17/00, G06F19/00, G06F11/20
Номер заявки: 5005305/24
Дата подачи заявки: 01.07.1991
Дата публикации: 20.02.1995
Заявитель(и): Конструкторское бюро электроприборостроения Научно- производственного объединения "Хартрон" (UA)
Автор(ы): Байда Н.К.[UA]; Новиков Н.И.[UA]; Тимонькин Г.Н.[UA]; Худошин Г.И.[UA]; Гайворонский И.Я.[UA]; Харченко В.С.[UA]; Ткаченко С.Н.[UA]
Патентообладатель(и): Конструкторское бюро электроприборостроения Научно- производственного объединения "Хартрон" (UA)
Описание изобретения: Изобретение относится к автоматике и вычислительной технике и может быть использовано для построения отказоустойчивых управляющих и вычислительных систем, в которых резервные каналы функционируют асинхронно вследствие альтернативной реализации алгоритмов выполнения задач.
Целью изобретения является расширение области применения системы.
Сущность изобретения состоит в обеспечении возможности асинхронного выполнения управляющих или вычислительных алгоритмов, реализуемых по различным версиям (альтернативам), оперативного отслеживания темпа и правильности выполнения задач каналами и браковки на этой основе отказавших каналов, возможности восстановления состояния вычислительных блоков после сбоев, возможности работы системы в одноканальной конфигурации, получения верного решения системой при сбое двух вычислительных блоков (сбои не полностью пересекающиеся) и при сбое одного вычислительного блока при отказавшем одном или двух вычислительных блоках.
На фиг.1, 2 и 3 приведена функциональная схема трехканальной асинхронной системы; на фиг.4 - функциональная схема вычислительного блока; на фиг.5 - функциональная схема блока формирования сигналов отказа; на фиг.6 - временная диаграмма работы системы при непересекающемся сбое двух вычислительных блоков во втором режиме.
Трехканальная асинхронная система (фиг.2 и 3) содержит вычислительные блоки 1.1-1.3, блоки 2.1-2.3 формирования сигналов отказа, генератор 3, первый кодопреобразователь 4, первый магистральный коммутатор 5, первую группу блоков 6.1-6.3 сравнения, второй магистральный коммутатор 7, второй 8, первый 9 и третий 10 мажоритарные элементы, третий 11 и четвертый 12 регистры, первую группу регистров 13.1-13.3, пятый регистр 14, второй 15 и третий 16 счетчики, четвертый 17, третий 18 и первый 19 триггеры, четвертый 20, пятый 21, седьмой 22 элементы И, вторую группу регистров 23.1-23.3, вторую группу блоков 24.1-24.3 сравнения, третью группу элементов И 25.1-25.3, тринадцатый 26, четырнадцатый 27, шестнадцатый 28, пятнадцатый 29, десятый 30, одиннадцатый 31, двенадцатый 32, девятый 33 и восьмой 34 элементы И, первую группу элементов ИЛИ 35.1-35.3, третий элемент ИЛИ 36, второй триггер 37, двенадцатый элемент ИЛИ 38, первую группу элементов И 39.1-39.3, четвертый элемент ИЛИ 40, седьмой 41, пятнадцатый 42, пятый 43 и одиннадцатый 44 элементы ИЛИ, четвертый 45, первый 46, седьмой 47, шестой 48 и третий 49 одновибраторы, третий элемент 50 задержки, тринадцатый элемент ИЛИ 51, восемнадцатый элемент И 52, первый счетчик 53, дешифратор 54, второй кодопреобразователь 55, вторую группу элементов ИЛИ 56.1-56.3, девятый элемент ИЛИ 57, семнадцатый элемент И 58, шестой элемент И 59, десятый элемент ИЛИ 60, второй элемент 61 задержки, восьмой элемент ИЛИ 62, второй одновибратор 63, первый элемент 64 задержки, вторую группу элементов И 65.1-65.3, третий кодопреобразователь 66, четырнадцатый 67 и шестой 68 элементы ИЛИ, управляющий выход 69 вычислительного блока 1. i(i = ), первый 70, второй 71 и третий 72 управляющие входы вычислительного блока 1. i(i = ), третью группу информационных входов 73 вычислительного блока 1. i(i = ), первый 74, второй 75, третий 76, четвертый 77 и пятый 78 сигнальные выходы вычислительного блока 1.i(i = ), вторую группу информационных выходов 79.i. 1-79.i.4 вычислительного блока 1.i(i = ), информационные входы-выходы 80, сигнальный вход 81, первую группу информационных выходов 82 вычислительного блока 1.i(i = ), шестой вход 83 блока 2.i(i = ) формирования сигналов отказа пятый одновибратор 84, четвертый вход 85 блока 2. i(i = ) формирования сигналов отказа, первый 86, третий 87 и вторые 88 информационные выходы блока 2.i(i = ) формирования сигналов отказа, первый 89 и второй 90 установочные входы режима работы системы, выход 91 отказа системы, вход 92 запуска системы, первый сигнальный режимный выход 93 системы, выходы 94.1-94.4 элементов И 65.1-65.3 и элемента ИЛИ 67, информационный выход 95 системы, выход 96 достоверности информации системы, вход 97 начальной загрузки системы, второй сигнальный выход 98 системы.
Схема вычислительного блока 1.i(i = ) (фиг.4) содержит таймер 99, микропроцессор 100, первый 101 и второй 102 параллельные программируемые адаптеры, контроллер 103 прерываний, память 104, элементы И 105, 106 и 107, одновибраторы 108, 109 и 110.
Схема блока 2.i(i = ) формирования сигналов отказа (фиг.5) содержит счетчик 111, первый 112, второй 113 и третий 114 триггеры, первый 115 и второй 116 элементы И, элемент ИЛИ 117.
Назначение элементов трехканальной асинхронной системы.
Вычислительные блоки 1.i(i = ) предназначены для решения задач пользователя.
Блоки 2. i(i = ) формирования сигналов отказа предназначены для формирования сигнала тестирования вычислительного блока 1.i, если число последовательных сбоев вычислительного блока 1.i превысило число n (порог счетчика 111), и фиксирования сигнала отказа вычислительного блока 1.i, если его тест прошел неуспешно.
Генератор 3 предназначен для выдачи двух последовательностей синхроимпульсов τ1 и τ2 с выходов 3.1 и 3.2 соответственно. Период синхроимпульсов
Т=Т12, где Т1 - время между синхроимпульсом τ1 с выхода 3.1 и синхроимпульсом τ2 с выхода 3.2, которое превышает время переходных процессов на магистральном коммутаторе 7, блоках 6.1-6.3 сравнения, элементах И 25.1-25.3, 26, 27, 30, мажоритарном элементе 10, триггере 19, элементе ИЛИ 67, кодопреобразователе 66;
Т2 - время между синхроимпульсом τ2 с выхода 3.2 и синхроимпульсом τ1 с выхода 3.1.
Генератор 3 имеет управляющий вход 92, единичный сигнал на управляющем входе 92 включает генератор 3, нулевой сигнал выключает.
Первый кодопреобразователь 4 предназначен для выдачи наборов управляющих сигналов на магистральный коммутатор 5 с целью управления движением потоков информации и выбора функции мажоритирования магистрального коммутатора в зависимости от набора входных управляющих сигналов. В табл. 1 приведено соответствие между входными и выходными наборами кодопреобразователя 4.
Первый магистральный коммутатор 5 предназначен для выполнения функции поразрядного мажоритирования информации входов-выходов 80.1-80.3 и обратной выдачи информации во входы-выходы 80.1-80.3 в режиме восстановления и выполнения функции двунаправленного движения информации входов-выходов 80.i(i = ) с шиной DO магистрального коммутатора 5. В качестве магистрального коммутатора 5 можно использовать микросхему К 583 ХЛ1.
Блок 6.i(i = ) cравнения предназначен для поразрядного сравнения информации на его входах. Если информация сравнилась, то на выходе появляется нулевой сигнал, в противном случае - единичный.
Второй магистральный коммутатор 7 предназначен либо для мажоритирования информации, выдаваемой вычислительными блоками 1.i(i = ), либо для соединения выхода решения системы с выходом одного из вычислительных блоков 1. i(i = ). В качестве магистрального коммутатора 7 можно использовать микросхему К 583 ХЛ1.
Второй 8, первый 9 и третий 10 мажоритарные элементы предназначены для мажоритирования сигналов сравнения последовательных решений вычислительных блоков 1.1-1.3, отказа вычислительных блоков 1.1-1.3 и достоверного сравнения информации на выходе канала с выходами блока мажоритарных элементов соответственно. Они выполняют функцию "2 из 3".
Третий регистр 11 предназначен для фиксации сигналов готовности решения каждого вычислительного блока 1.1-1.3. Регистр состоит из D-триггеров, у которых объединены синхровходы и R-входы. Четвертый регистр 12 предназначен для фиксирования информации с шины магистрального коммутатора 5 и выдачи информации в шину магистрального коммутатора 5. Входы и выходы регистра могут находиться в высокоимпедансном состоянии. Если на входе нулевой сигнал, то входы регистра находятся в высокоимпедансном состоянии, если единичный сигнал, то выходы регистра в высокоимпедансном состоянии. Регистр состоит из D-триггеров, у которых синхровходы и входы объединены.
Первая группа регистров 13.1-13.3 предназначена для фиксаций информации с выходов вычислительных блоков 1.1-1.3. Выходы регистров 13.1-13.3 могут находиться в высокоимпедансном состоянии при подаче на вход ЕО регистров 13.1-13.3 нулевого сигнала. Каждый регистр состоит из D-триггеров с объединенными V-входами, ЕО-входами и синхровходами.
Пятый регистр 14 предназначен для фиксации достоверной информации решения задачи вычислительными блоками 1.1-1.3 и состоит из D-триггеров с объединенными синхровходами.
Второй счетчик 15 предназначен для фиксирования сигнала несравнения решений на выходах вычислительных блоков 1.1-1.3. Если после прихода сигнала готовности решения задачи одного из вычислительных блоков не сформирован сигнал достоверности информации мажоритарным элементом 10 за время, равное прохождению n синхроимпульсов с выхода 3.2 генератора 3, то счетчик 15 блокируется и выдает разрешающий сигнал на V-вход счетчика 53. Третий счетчик 16 предназначен для выдачи сигнала на восстановление каналов, если за время, равное прохождению К синхроимпульсов с выхода 3.2 генератора 3, с момента получения сигнала достоверности информации на выходе 96 не придет сигнал о том, что задача решена с отставшего канала. Счетчик 16 циклический.
Четвертый триггер 17 является RS-триггером установки режима работы системы и может быть установлен в единичное и нулевое состояние с помощью внешних входов 89 и 90 соответственно. Если триггер 17 установлен в единичное состояние, то система работает с использованием режима восстановления каналов, если в нулевое состояние - без использования режима восстановления каналов. В RS-триггере 17 R-вход имеет преимущество над S-входом. Третий триггер 18 является RS-триггером и предназначен для управления элементом И 20. Триггер устанавливается в единичное состояние при подаче импульса на восстановление каналов и сбрасывается, если все три канала выдали сигналы о готовности к загрузке новой задачи. Первый триггер 19 является IK-триггером и предназначен для фиксации сигнала достоверности информации на выходе 96 до загрузки очередной задачи.
Четвертый элемент И 20 предназначен для пропускания импульса на проведение тестирования трех вычислительных блоков, если за время, установленное для восстановления каналов, не выданы сигналы исправными каналами о готовности к загрузке (тем самым сбрасывается триггер 18). Пятый элемент И 21 предназначен для синхронизации выдачи информации вычислительными блоками 1.1-1.3 на входы магистрального коммутатора 5 и управления работой регистра 12. Седьмой элемент И 22 предназначен для пропускания импульса на восстановление вычислительных блоков, если один из блоков 2.i(i = ) формирования сигналов отказа не выдал сигнал на тестирование одного из вычислительных блоков 1.1-1.3.
Вторая группа регистров 23.1-23.3 предназначена для фиксации информации с выходов вычислительных блоков 1.1-1.3. Выходны регистров 23.1-23.3 могут находиться в высокоимпедансном состоянии при подаче на -вход регистров единичного сигнала. Каждый регистр состоит из D-триггеров с объединенными V-входами, -входами и синхровходами.
Блок 24. i(i = ) cравнения предназначен для поразрядного сравнения информации на его входах. Если информация сравнилась, то на выходе нулевый сигнал, в противном случае единичный.
Третья группа элементов И 25.1-25.3 предназначена для формирования сигналов сравнения информации с выходов соответствующих регистров 13.1-13.3 (23.1-23.3) с выходами DO магистрального коммутатора 7, если пришел сигнал готовности решения данного процессора и он исправен.
Тринадцатый элемент И 26 предназначен для формирования сигнала о том, что все вычислительные блоки 1.1-1.3 выдали сигналы готовности решения. Четырнадцатый элемент И 27 предназначен для формирования сигнала о том, что информация сравнилась на выходах трех вычислительных блоков. Шестнадцатый элемент И 28 предназначен для формирования сигнала восстановления каналов, если информация на выходе одного из каналов не совпадала с информацией на выходе остальных каналов. Пятнадцатый элемент И 29 предназначен для пропуска синхроимпульсов с выхода 3.2 генератора 3 на счетный вход счетчика 15, если пришел сигнал готовности решения одного из вычислительных блоков и нет сигнала достоверности информации с выхода элемента ИЛИ 67. Десятый элемент И 30 предназначен для пропуска синхроимпульсов τ2 с выхода 3.2 генератора 3 на R-вход счетчика 15, если пришел сигнал достоверности информации с выхода элемента ИЛИ 67. Одиннадцатый элемент И 31 предназначен для пропуска синхроимпульсов с выхода 3.2 генератора 3 на счетный вход счетчика 16, если установлен режим работы системы с восстановлением (триггер 17 установлен в единичное состояние), есть сигнал достоверности информации на выходе триггера 19 и нет сигнала готовности решения от всех каналов. Двенадцатый элемент И 32 предназначен для пропуска синхроимпульсов с выхода 3.2 генератора 3 на R-вход счетчика 16, если установлен режим работы системы с восстановлением (триггер 17 установлен в единичное состояние) и есть сигналы готовности решения от всех вычислительных блоков 1.1-1.3. Девятый элемент И 33 предназначен для формирования сигнала загрузки задачи сразу при появлении сигнала достоверности информации на выходе элемента ИЛИ 67, если установлен режим без восстановления каналов (т.е. триггер 17 установлен в нулевое состояние). Восьмой элемент И 34 предназначен для формирования сигнала загрузки задачи в режиме с восстановлением, если решение задержавшегося вычислительного блока совпало с решением остальных вычислительных блоков.
Первая группа элементов ИЛИ 35.1-35.3 предназначена для подачи на входы 70.1-70.3 тестирования соответственно вычислительных блоков 1.1-1.3 сигналов тестирования вычислительных блоков 1.1-1.3. Третий элемент ИЛИ 36 предназначен для формирования сигнала тестирования одного из вычислительных блоков 1.1-1.3.
Второй триггер 37 является RS-триггером и предназначен для фиксирования факта тестирования одного или двух процессоров при отказе хотя бы одного вычислительного блока 1.i(i = ) либо для фиксирования факта отказа двух вычислительных блоков. Триггер имеет два R-входа, объединенных функцией И, и два S-входа, объединенных функцией И. В RS-триггере 37 R-входы имеют преимущество над S-входами.
Двенадцатый элемент ИЛИ 38 предназначен для формирования сигнала установки режима с восстановлением при успешном завершении тестирования вычислительных блоков 1.1-1.3 или при внешней установке подачей на вход 89 единичного сигнала.
Первая группа элементов И 39.1-39.3 предназначена для формирования сигнала тестирования вычислительного блока 1.i(i = ), если не сравнились последовательные решения данным вычислительным блоком одной и той же задачи.
Четвертый элемент ИЛИ 40 предназначен для формирования сигнала установки режима работы системы без восстановления при тестировании одного из вычислительных блоков 1.1-1.3, отказе хотя бы одного из вычислительных блоков 1.1-1.3 или при внешней установке режима подачей на вход 90 единичного сигнала. Седьмой элемент ИЛИ 41 предназначен для управления регистра 12. Пятнадцатый элемент ИЛИ 42 предназначен для формирования сигнала готовности решения хотя бы одного из вычислительных блоков. Пятый элемент ИЛИ 43 устанавливает триггер 37 в единичное состояние при отказе двух из вычислительных блоков 1.1-1.3 или тестировании хотя бы одного из вычислительных блоков 1.1-1.3. Одиннадцатый элемент ИЛИ 44 предназначен для формирования объединенного сигнала загрузки вычислительных блоков 1.1-1.3.
Четвертый одновибратор 45 предназначен для формирования сигнала тестирования вычислительных блоков 1.1-1.3, если процесс восстановления окончился неудачно. Первый одновибратор 46 предназначен для формирования короткого сигнала восстановления вычислительных блоков 1.1-1.3. Седьмой одновибратор 47 предназначен для формирования временного интервала, в течение которого процесс восстановления вычислительных блоков 1.1-1.3 при его нормальном прохождении должен достоверно завершиться. Шестой одновибратор 48 предназначен для формирования временного интервала, превышающего переходные процессы на элементе И 115, счетчике 111, элементе ИЛИ 36. Одновибратор 48 имеет два запускающих входа. Третий одновибратор 49 предназначен для формирования сигнала загрузки задачи.
Третий элемент 50 задержки предназначен для задержки сброса сигнала достоверности информации на выходе 96 системы.
Тринадцатый элемент ИЛИ 51 предназначен для формирования сигнала отказа хотя бы одного из вычислительных блоков 1.1-1.3, разрешает работу триггеру 37 и устанавливает в нулевое состояние триггер 17 (т.е. режим без восстановления состояния каналов).
Восемнадцатый элемент И 52 предназначен для формирования сигнала отказа системы на выходе 91 в случае отказа всех вычислительных блоков 1.1-1.3.
Первый счетчик 53 циклический, предназначен для подсчета управляющих импульсов с выхода 3.2 генератора 3 после того, как заблокировался счетчик 15, т. е. решения вычислительных блоков 1.1-1.3 не совпали. Он имеет два R-входа, объединенных функцией ИЛИ, и разрешающий счет V-вход.
Дешифратор 54 предназначен для распределения управляющих импульсов.
Второй кодопреобразователь 55 предназначен для формирования сигнала загрузки задачи после тестирования либо восстановления вычислительных блоков 1.1-1.3. В табл. 2 приведено соответствие между входными и выходными наборами кодопреобразователя 55.
Вторая группа элементов ИЛИ 56.1-56.3 предназначена для формирования высокоимпедансного состояния выхода группы регистров 13.1-13.3 либо группы регистров 23.1-23.3.
Девятый элемент ИЛИ 57 предназначен для объединения трех управляющих сигналов.
Семнадцатый элемент И 58 предназначен для организации сравнения последовательных решений вычислительного блока 1.i(i = ) при работе системы с одним вычислительным блоком. Шестой элемент И 59 предназначен для третьего запуска задачи при несравнении двух предыдущих решений при работе системы с одним вычислительным блоком.
Десятый элемент ИЛИ 60 предназначен для формирования сигнала, стробирующего состояние блоков 24.1-24.3 сравнения.
Второй элемент 61 задержки предназначен для задержки сигнала, стробирующего состояния блоков 24.1-24.3 сравнения, на время, большее переходных процессов на элементах ИЛИ 56.1-56.3, группе регистров 13.1-13.3 (23.1-23.3) и блоках 24.1-24.3 сравнения.
Восьмой элемент ИЛИ 62 предназначен для формирования объединенного сигнала повторной загрузки задачи.
Второй одновибратор 63 предназначен для формирования импульсного сигнала повторной загрузки задачи.
Первый элемент 64 задержки предназначен для задержки стробирующего сигнала на время, большее переходных процессов на элементе ИЛИ 60, элементе 61 задержки и группе элементов И 65.1-65.3.
Вторая группа элементов И 65.1-65.3 предназначена для стробирования моментов сравнения последовательных решений исправными вычислительными блоками 1.1-1.3 одной и той же задачи.
Третий кодопреобразователь 66 предназначен для выдачи наборов управляющих сигналов на магистральный коммутатор 7 с целью работы его как мажоритарного элемента или мультипрексора в зависимости от набора входных управляющих сигналов. В табл.3 приведено соответствие между входными и выходными наборами кодопреобразователя 66.
Четырнадцатый элемент ИЛИ 67 предназначен для формирования сигнала появления достоверной информации решения задачи. Шестой элемент ИЛИ 68 предназначен для объединения управляющих сигналов, обнуляющих счетчик 15.
Управляющий выход 69 вычислительного блока 1.i(i = ) является выходом сигнализации того, что за время, назначенное для решения данной задачи, вычислительный блок 1.i не выдал сигнала готовности решения данной задачи.
Первый управляющий вход 70 вычислительного блока 1.i(i = ) является входом тестирования вычислительного блока 1.i. Второй управляющий вход 71 вычислительного блока 1. i(i = ) является входом восстановления вычислительного блока 1.i. Третий управляющий вход 72 вычислительного блока 1. i(i = ) является входом загрузки вычислительного блока 1.i задачей.
Третья группа входов 73 вычислительного блока 1.i(i = ) предназначена для ввода информации в вычислительный блок 1.i.
Первый сигнальный выход 74 вычислительного блока 1.i(i = )предназначен для выдачи импульсного сигнала успешного завершения тестирования вычислительного блока 1.i. Второй сигнальный выход 75 вычислительного блока 1.i(i = ) предназначен для выдачи импульсного сигнала неуспешного завершения тестирования вычислительного блока 1.i. Третий сигнальный выход 76 вычислительного блока 1.i(i = )предназначен для выдачи сигнала о том, что неисправно оборудование для восстановления вычислительных блоков 1.1-1.3 во время тестирования вычислительного блока 1.i. Четвертый сигнальный выход 77 вычислительного блока 1.i(i = ) предназначен для выдачи сигнала разрешения загрузки задачи в данный вычислительный блок после тестирования или восстановления. Пятый сигнальный выход 78 вычислительного блока 1. i(i = ) предназначен для выдачи сигнала решения задачи данным вычислительным блоком 1.i.
Вторая группа информационных выходов 79.i(i = ) вычислительного блока 1.i(i = ) предназначена для выдачи информации управления оборудованию восстановления вычислительных блоков 1.1-1.3 и взаимодействия между вычислительными блоками 1.1-1.3: выход 79.i.1 предназначен для управления состоянием шин магистрального коммутатора 5 и выполнения магистральным коммутатором 5 функции мажоритирования информации; выход 79.i,2 предназначен для управления направлением передачи информации коммутатора 5 и регистра 12; выход 79.i.3 предназначен для указания двум другим вычислительным блокам, что данный вычислительный блок тестирует оборудование восстановления; выход 79. i.4 предназначен для управления направлением передачи информации при тестировании вычислительным блоком оборудования восстановления.
Входы-выходы 80 предназначены для обмена информацией с оборудованием восстановления. Сигнальный вход 81 предназначен для получения обратной связи о том, что регистр 12 и магистральный коммутатор 5 подготовились к записи информации в регистр 12. Первая группа выходов 82 предназначена для выдачи решения задачи вычислительными блоками 1.1-1.3.
Шестой информационный вход 83 блока 2.i(i = ) формирования сигналов отказа является входом разрешения записи информации в триггер 113 и счетчик 111.
Пятый одновибратор 84 предназначен для формирования сигнала загрузки новой задачи по окончании процесса восстановления каналов.
Четвертый информационный вход 85 блока 2.i(i = ) формирования сигналов отказа является входом поступления сигнала сбоя решения от данного вычислительного блока 1.i.
Первый выход 86 блока 2.i(i = ) формирования сигналов отказа является внешним выходом неисправности соответствующего вычислительного блока 1.i. Третий выход 87 блока 2.i(i = ) формирования сигналов отказа является внешним выходом неисправности оборудования восстановления, проверяемого данным вычислительным блоком 1.i. Второй выход 88 блока 2.i(i = ) формирования сигналов отказа предназначен для формирования сигнала тестирования вычислительного блока 1.i, если у него произошло подряд n сбоев.
Первый установочный вход 89 трехканальной асинхронной системы является входом установки второго режима работы системы с восстановлением каналов. Второй установочный вход 90 трехканальной асинхронной системы является входом установки первого режима работы системы без восстановления каналов.
Выход 91 отказа трехканальной асинхронной системы является выходом, сигнализирующим об отказе устройства.
Вход 92 запуска трехканальной асинхронной системы является входом включения тактового генератора 3.
Первый сигнальный режимный выход 93 трехканальной асинхронной системы предназначен для формирования сигнала повторной загрузки задачи. Выходы 94.1-94.4 группы элементов И 65.1-65.3 и элемента ИЛИ 67 являются выходами сравнения информации последовательных решений задач и выходом появления достоверной информации решения соответственно. Группа информационных выходов 95 трехканальной асинхронной системы предназначена для выдачи информации решения задачи. Выход 96 достоверности решения трехканальной асинхронной системы предназначен для выдачи сигнала достоверности информации на выходе 95.
Вход 97 загрузки трехканальной асинхронной системы является входом начальной загрузки задачи. Второй сигнальный режимный выход 98 трехканальной асинхронной системы сигнализирует о том, что вычислительные блоки можно загружать очередной задачей.
Таймер 99 вычислительного блока 1.i(i = ) предназначен для формирования импульса тестирования вычислительного блока 1.i, если задача решается больше отведенного ей времени решения (записывается до решения задачи в таймер 99), т.е. нет сигнала готовности решения задачи. В качестве таймера можно использовать, например, ИМС КР 580 ВИ 53.
Микропроцессор 100 вычислительного блока 1.i(i = ) предназначен для непосредственной обработки информации. В качестве микропроцессора можно использовать, например, ИМС КР580 ИК80А.
Первый 101 и второй 102 параллельные программируемые адаптеры используются для обмена информацией микропроцессора 100 с внешними устройствами. В качестве параллельно программируемого адаптера может быть использована, например, ИМС КР580 ВВ55.
Контроллер 103 прерываний предназначен для обработки трех запросов на прерывание: на тестирование, восстановление и загрузку вычислительный блоков. Наивысший приоритет имеет запрос на тестирование, самый низкий запрос на загрузку задачи. В качестве контроллера прерываний можно использовать, например, ИМС КР580 ВН59.
Память 104 состоит из ОЗУ и ПЗУ. В ПЗУ записаны программы обработки прерываний на тестирование вычислительных блоков и внешнего оборудования восстановления, на проведение восстановления вычислительных блоков 1.1-1.3 и на загрузку задачи в вычислительные блоки 1.1-1.3.
Первый элемент И 105 вычислительного блока 1.i(i = ) предназначен для формирования сигнала успешного окончания тестирования данного вычислительного блока 1.i. Второй элемент И 106 вычислительного блока 1.i(i = ) предназначен для формирования сигнала неуспешного окончания тестирования данного вычислительного блока 1. i. Третий элемент И 107 вычислительного блока 1.i(i = ) предназначен для формирования сигнала управления направлением передачи информации регистра 12 и магистрального коммутатора 5 при тестировании данным вычислительным блоком оборудования восстановления.
Первый одновибратор 108 вычислительного блока 1.i(i = )предназначен для задания максимального интервала времени, в течение которого процесс успешного тестирования должен достоверно закончиться. Одновибратор 108 имеет два входа запуска. Второй одновибратор 109 вычислительного блока 1.i(i = ) предназначен для формирования импульсного сигнала по окончании времени достоверного окончания тестирования, из которого формируется либо сигнал успешного завершения тестирования вычислительного блока 1.i, либо неуспешного завершения тестирования. Третий одновибратор 110 вычислительного блока 1.i(i = ) предназначен для формирования короткого импульса сброса второго адаптера 102. Он имеет два запускающих входа.
Счетчик 111 блока 2.i(i = ) формирования сигналов отказа предназначен для подсчета числа последовательных сбоев вычислительного блока 1.i и, если их число превышает порог счетчика 111 (n), то счетчик блокируется и формируется сигнал на тестирование данного вычислительного блока 1.i.
Первый триггер 112 является IK-триггером и предназначен для фиксирования сигнала отказа оборудования восстановления, тестируемого данным вычислительным блоком. Второй триггер 113 блока 2.i(i = )формирования сигналов отказа является D-триггером с разрешающим V-входом и предназначен для сохранения сигнала сбоя данного вычислительного блока 1.i при решении предыдущей задачи. Третий триггер 114 блока 2.i(i = )формирования сигналов отказа является IK-триггером и предназначен для фиксирования сигнала отказа данного вычислительного блока 1.i.
Первый элемент И 115 блока 2.i(i = ) формирования сигналов отказа предназначен для пропускания синхроимпульсов на счетный вход счетчика 111, если решили задачи все вычислительные блоки 1.1-1.3 и у данного вычислительного блока 1.i произошел сбой при решении этой и прошлой задач. Второй элемент И 116 блока 2.i(i = ) формирования сигналов отказа предназначен для пропускания синхроимпульса на сброс счетчика 111, если при решении данной задачи у вычислительного блока 1.i не было сбоев и счетчик 111 не заблокировался.
Элемент ИЛИ 117 блока формирования сигналов отказа предназначен для формирования сигнала сброса счетчика 111.
Трехканальная система работает следующим образом.
В исходном состоянии вычислительные блоки 1.1-1.3 находятся в режиме ожидания загрузки задачи, регистры 11, 12, 13.1-13.3, 14, 23.1-23.3, счетчики 15, 16, 53, 111, триггеры 17, 18, 19, 92, 94 находятся в нулевом состоянии, триггер 37 - в единичном состоянии. Цепи установки регистров 11, 12, 13.1-13.3, 14, 23.1-23.3, счетчиков 15, 16, 53, 111 и триггеров в исходное состояние не показаны.
Работа трехканальной асинхронной системы начинается с включения генератора 3 синхроимпульсов при подаче на вход 92 единичного сигнала. Система может работать в двух основных режимах: без восстановления вычислительных блоков 1.1-1.3 (триггер 17 режима в нулевом состоянии) и с восстановлением состояния вычислительных блоков 1.1-1.3 (триггер 17 режима в единичном состоянии).
Система может работать во втором режиме только в трехканальном варианте, а в первом режиме в трехканальном варианте (по установке пользователя, отказе оборудования восстановления либо при тестировании одного или двух каналов), в двухканальном варианте (при отказа одного канала) и в одноканальном варианте (при отказе двух каналов). В режиме с восстановлением состояния вычислительных блоков 1.1-1.3 система может работать в подрежиме восстановления сбоя задачи одного из вычислительных блоков 1.1-1.3. В обоих режимах система может работать в подрежиме тестирования вычислительных блоков 1.1-1.3 (одного, двух или трех).
Режим работы системы с восстановлением состояния вычислительных блоков 1.1-1.3 устанавливается подачей единичного сигнала на вход 89 системы при переводе триггера 17 в единичное состояние.
Для начальной загрузки системы на вход 97 подают импульс, который проходит через элемент ИЛИ 44 и запускает одновибратор 49. Последний формирует импульс, проходящий через элемент ИЛИ 62 и запускающий одновибратор 63, который формирует импульс, поступающий на входы 72 вычислительных блоков 1.1-1.3, которые являются входами контроллера 103 прерываний загрузки задачи. По сигналу загрузки микропроцессор 100 прерывает работу и начинает принимать информацию о задаче с группы информационных входов 73, работая по программе, хранящейся в ПЗУ. По окончании ввода информации в таймер 99 загружается предельное время решения данной задачи (переданное вместе с информацией о задаче) и таймер запускается, после чего вычислительный блок 1.i(i = ) начинает решать задачу. Одновременно сигнал загрузки запускает одновибратор 110, который формирует короткий импульс, достоверно сбрасывающий адаптер 102. Поскольку вычислительные блоки 1.1-1.3 решают одну и ту же задачу, но по различным алгоритмам, то время их решения не может быть одинаковым. Пусть, например, первым решил задачу вычислительный блок 1.1 и выставил на своем выходе 70.1 единичный сигнал того, что задачи данным вычислительным блоком решены, сбрасывающий таймер 99. Сигналы готовности решения всех вычислительных блоков фиксируются в регистре 11 и результаты решения фиксируются в регистрах 23.1-23.3 по синхроимпульсам с выхода 3.1 генератора 3, так как на V-входы регистров 23.1-23.3 подан единичный сигнал с первого выхода дешифратора 54.
С выхода регистра 11 единичный сигнал готовности решения вычислительного блока 1.1 поступает на прямой вход элемента И 25.1, проходит через элемент ИЛИ 42 и поступает на первый вход элемента И 29. Поскольку вычислительные блоки 1.2 и 1.3 еще не решили задачу, вследствие чего элементы И 25.2 и 25.3 закрыты, то на выходе мажоритарного элемента 10 находится нулевой сигнал и, так как элементы И 65.1-65.3 закрыты, то на выходе элемента ИЛИ 67 нулевой сигнал, который, поступая на инверсный вход элемента И 29, открывает его для прохождения синхроимпульсов с выхода 3,2 генератора 3 на счетный вход счетчика 15. Порог счетчика 15 зависит от максимального времени разности решения задач на вычислительных блоках 1.1-1.3. Элементы И 65.1-65.3 закрыты, поэтому кодопреобразователь 66 формирует управляющую комбинацию, которая настраивает магистральный коммутатор 7 на мажоритарные информации с шин D1, D2 и D3 и выдачу ее на шину D0.
Если задача решилась, например, вычислительным блоком 1.2 пока счетчик 15 не заблокировался, то при совпадении информации решения на шине D0 магистрального коммутатора 7 с информацией регистров 23.1-23.2 блоки 6.1-6.2 cравнения формируют нулевые сигналы и, поскольку вычислительные блоки 1.1-1.3 исправны, то элементы И 25.1-25.2 формируют единичные сигналы и на выходе мажоритарного элемента 10 формируется единичный сигнал достоверности информации, который проходит через элемент ИЛИ 67 и открывает элемент И 30, в результате чего очередной синхроимпульс с выхода 3.2 генератора 3 проходит через элемент И 30, устанавливает триггер 19 в единичное состояние и, пройдя через элемент ИЛИ 68, обнуляет счетчик 15. По переднему фронту единичного сигнала в регистр 14 записывается информация о решении задачи и на выходе 95 системы выдается решение задачи, сопровождаемое единичным сигналом на выходе 96 достоверности информации.
Во втором режиме элемент И 33 заперт, а элементы И 31 и 32 отпираются, так как на выходе триггера 17 режима единичный сигнал. Пока не пришел сигнал готовности решения вычислительного блока 1.3 на выходе элемента И 26 нулевой сигнал, который открывает элемент И 31 и закрывает элемент И 32. Таким образом, синхроимпульсы с выхода 3.2 генератора 3 проходят через элемент И 31 и поступают на счетный вход счетчика 16, порог К которого определяется максимальным временем ожидания прихода сигнала готовности решения последнего отстающего вычислительного блока 1.i(i = ).
Если сигнал готовности решения отстающего вычислительного блока 1.3 приходит раньше этого времени, то на выходе элемента И 26 появляется единичный сигнал, который закрывает элемент И 31 и открывает элемент И 32. В результате этого очередной синхроимпульс проходит через элемент И 32, обнуляет счетчик 16 и, если решение отстающего вычислительного блока 1.3 совпало с решением остальных вычислительных блоков, то на выходе элемента И 27 появляется единичный сигнал, который закрывает элемент И 28 и открывает элемент И 34. Синхроимпульс с выхода элемента И 32 проходит через элемент И 34 и элемент ИЛИ 44 и запускает одновибратор 49, который формирует сигнал загрузки очередной задачи.
Если решение последнего решившего вычислительного блока 1.3 не совпадает с решением двух других вычислительных блоков, то на выходе блока 6.3 сравнения остается единичный сигнал, который закрывает элемент И 25.3, в результате чего на выходе элемента И 27 нулевой сигнал, который открывает элемент И 28 и закрывает элемент И 34. В результате синхроимпульс с выхода элемента И 32 проходит через элемент И 28 и запускает одновибратор 48 по переднему фронту.
Если при решении прошлой задачи у вычислительного блока 1.3 был сбой, то это отражается нулевым состоянием триггера 113 блока 2.3 формирования сигналов отказа. Поскольку на входе 83 блока 2.3 формирования сигналов отказа находится единичный сигнал с выхода элемента И 26, а на его входе 85 - нулевой сигнал, так как элемент И 25.3 закрыт, то очередной синхроимпульс проходит через элемент И 115 и по переднему фронту увеличивает состояние счетчика 111 на единицу, по заднему фронту этого синхроимпульса в триггер 113 записывается нулевой сигнал (т.е. в данной задаче вычислительный блок 1.3 сбился). Таким образом, в счетчик 111 записываются только последовательные сбои вычислительных блоков. В блоках 2 формирования сигналов отказов несбившихся вычислительных блоков синхроимпульс проходит через элементы И 116 и ИЛИ 117 и сбрасывает в нулевое состояние соответствующий счетчик 111.
Если отстающий вычислительный блок 1.3 не выдал сигнала готовности за время, определяемое порогом счетчика 16, то на выходе счетчика 16 появляется единичный сигнал, по переднему фронту которого запускается одновибратор 48. Длительность импульса одновибратора 48 превышает переходные процессы на элементах И 115, счетчике 111, элементе ИЛИ 36.
Если один из счетчиков 111 достиг своего порога, то он самоблокируется, подавая на -вход единичный сигнал и закрывая элемент И 116, и выдает на выход 88 блока 2.i(i = ) формирования сигналов отказа единичный сигнал, который проходит через элемент ИЛИ 36, закрывая элемент И 22, тем самым не пропуская сигнал на восстановление вычислительных блоков 1.1-1.3, проходит через элемент ИЛИ 40 и устанавливает триггер 17 режима в нулевое состояние (т.е. первый режим), а также проходит через соответствующий элемент ИЛИ 35. i и поступает на вход 70 тестирования вычислительного блока 1.i.
Так как на выходе элемента ИЛИ 67 единичный сигнал, то после установки триггера 17 в нулевое состояние открывается элемент И 33 и очередной синхроимпульс с выхода 3.2 генератора 3 проходит через элементы И 30 и 33, элемент ИЛИ 44 и запускает одновибратор 49, который формирует сигнал загрузки очередной задачи. Два вычислительных блока начинают загружаться и выполнять задачу, а третий вычислительный блок 1.i начинает тестироваться, так как запрос на тестирование имеет более высокий приоритет.
Опишем процесс тестирования одного вычислительного блока 1.i. С выхода 70 сигнал поступает на вход запроса прерывания контроллера 103 прерываний и по переднему фронту запускает одновибраторы 108 и 110. Одновибратор 108 формирует импульс, длительность которого превышает время тестирования вычислительного блока 1.i. Одновибратор 110 формирует короткий импульс сброса адаптера 102. По запросу на тестирование микропроцессор 100 переходит на подпрограмму тестирования, находящуюся в памяти 104, в ходе которой микропроцессор тестирует сам себя, контроллер 103 прерываний, память 104, адаптеры 101 и 102 и оборудование восстановления. Оборудование восстановления микропроцессор 100 тестирует следующим образом: пропускает через магистральный коммутатор 5 одно за другим несколько значений и записывает в регистр 12, потом производит считывание значений и сравнение их с исходными. Алгоритм тестирования оборудования восстановления следующий: микропроцессор 100 через адаптер 102 выдает на выходах 79.i.2 и 79.i.3 единичные сигналы, по которым элемент И 107 формирует единичный сигнал 79.i.4, который через элемент ИЛИ 41 проходит на синхровход и -вход регистра 12, переводя его в режим приема информации, и на вход 81 вычислительного блока 1.i. Считав единицу с входа 81, вычислительный блок 1.i выставляет значение на шине 80. i и выставляет единичное значение на выходе 79.i.1, по которому кодопреобразователь 4 формирует сигналы управления магистральным коммутатором 5 так, что значение с шины 80.i попадет на вход регистра 12. После этого на выводе 79. i. 2 направления передачи устанавливается нулевой сигнал, по заднему фронту сигнала значение записывается в регистр 12 и направление передачи меняется на обратное. Вычислительный блок считывает значение с шины 80.i и сравнивает посланное и полученное значения.
Если тестирование вычислительного блока прошло успешно, то на втором выходе канала С выставлен единичный сигнал, в противном случае на выходе адаптера 102 ничего не выставлено после его сброса.
Если тестирование вычислительного блока 1.i прошло успешно, то в случае неуспешного тестирования оборудования восстановления выставлен единичный сигнал на третьем выходе канала С. По окончании успешного тестирования вычислительного блока 1.i на четвертом выходе канала С адаптера 102 выставлен единичный сигнал разрешения загрузки задачи.
По окончании максимального времени тестирования по заднему фронту импульса, сформированного одновибратором 108, запускается одновибратор 109. Если тест вычислительного блока 1.i и оборудования восстановления прошел успешно, то импульс с выхода одновибратора 109 проходит через элемент И 105 успешного окончания теста и с выхода 74 вычислительного блока 1.i поступает на вход блока 2. i формирования сигналов отказа, который проходит через элемент ИЛИ 117 и обнуляет счетчик 111. Сигнал с выхода 74 вычислительного блока 1. i проходит также через элемент ИЛИ 38 и устанавливает триггер 17 режима в единичное состояние, переходя в режим с восстановлением вычислительных блоков.
Если тест вычислительного блока 1.i успешен, а оборудования восстановления нет, то счетчик 111 блока 2.i формирования сигналов отказа обнулен, а режим работы системы остается прежним, т.е. без восстановления каналов, так как в этом случае единичный сигнал с выхода 76 вычислительного блока проходит на вход блока 2.i формирования сигналов отказа, записывается в триггер 112 и с выхода 87 блока проходит через элемент ИЛИ 40 на R-вход триггера 17. Так как R-вход триггера 17 имеет преимущество, то никакие сигналы, поступающие на S-вход триггера 17, не изменяют его состояния.
Если неуспешным оказывается тестирование вычислительного блока 1.i, то импульс с выхода одновибратора 109 проходит через элемент И 106 и с выхода 75 вычислительного блока 1.i поступает на вход блока 2.i формирования сигналов отказа, записывается в триггер 114 и с выхода 86 блока закрывает элементы И 25.i, 65.i, проходит через элементы ИЛИ 51, 40 и поступает на R-вход триггера 17, не давая переключать его в единичное состояние.
По окончании успешного тестирования вычислительного блока 1.i микропроцессор 100 сбрасывает регистр запросов контроллера 103 прерываний и вычислительный блок 1.i начинает выполнение очередной задачи.
Если ни один из счетчиков 111 блока формирования сигналов отказа не достигнет своего порога, то на выходе элемента ИЛИ 36 имеется нулевой сигнал, который открывает элемент И 22. Одновибратор 47 формирует импульс, длительность которого превышает максимальную длительность процесса восстановления.
Импульс с выхода одновибратора 47 устанавливает в единичное состояние триггер 18 и по переднему фрону запускает одновибратор 46, который формирует короткий импульс, поступающий на вход 71 вычислительных блоков 1.1-1.3. По этим запросам микропроцессор 100 вычислительных блоков 1.1-1.3 переходит на подпрограмму восстановления. Алгоритм режима восстановления.
Вычислительные блоки 1.1-1.3 на выходах 79.i.2 направления передачи выставляют единичные сигналы. После того как все вычислительные блоки выставили сигналы, на выходе элемента И 21 устанавливается единичный сигнал, который проходит через элемент ИЛИ 41 и поступает на -вход и синхровход регистра 12 и на входы 81 вычислительных блоков 1.1-1.3. После появления единичных сигналов на входах 81 вычислительных блоков 1.1-1.3 вычислительные блоки 1.1-1.3 выставляют значение на шине 80, которое нужно восстановить, после этого все вычислительные блоки выдают сигнал 79.i.1, при появлении которого кодопреобразователь 4 формирует сигнал управления магистральным коммутатором 5 так, что он выполняет функцию мажоритирования информации с входов D1, D2, D3 на выход D0. После этого вычислительные блоки 1.1-1.3 меняют сигнал 79.i.2 направления на нулевой. По заднему фронту сигнала мажоритированный байт записывается в регистр 12, направление передачи меняется на обратное и мажоритированный байт с выхода регистра 12 проходит через магистральный коммутатор 5 на шины 80 вычислительных блоков 1.1-1.3. Процесс восстановления одного байта повторяется столько раз, сколько байтов нужно для дальнейшего решения задачи.
По окончании процесса восстановления вычислительные блоки выставляют на выходах 77 единичные сигналы разрешения загрузки задачи, при наличии которых кодопреобразователь 55 формирует единичный сигнал. Он сбрасывает триггер 18, запускает по заднему фронту сигнала на выходе триггера 18 одновибратор 84, импульс с выхода которого проходит через элемент ИЛИ 44 и запускает одновибратор 49, который формирует импульс загрузки очередной задачи.
Если какой-то из вычислительных блоков 1.1-1.3 не выставил единичного сигнала на выходе 77 и нет сигнала того, что вычислительный блок неисправен, то триггер 18 не сбрасывается и по заднему фронту импулса, сформированного одновибратором 47, запускается одновибратор 45, с выхода которого короткий импульс проходит через элемент И 20 (триггер 18 в единичном состоянии) и через элементы ИЛИ 35.1-35.3 поступает на входы 70 тестирования вычислительных блоков 1.1-1.3.
По этому сигналу начинается тестирование вычислительных блоков и оборудования восстановления так же, как было выше описано в подрежиме тестирования одного вычислительного блока. При этом оборудование восстановления тестируют по очереди, причем тот вычислительный блок, который тестирует оборудование восстановления, выставляет единичный сигнал на выходе 79.i.3 и, пока он установлен, другие вычислительные блоки ожидают. Поскольку из-за этого увеличивается время тестирования, то ожидающие вычислительные блоки перезапускают одновибратор 108 сигналом с первого выхода канала С адаптера 102.
По окончании тестирования вычислительных блоков 1.1-1.3 могут возникнуть три ситуации:
Все вычислительные блоки 1.1-1.3 прошли тестирование успешно. На их выходах 77 формируются единичные сигналы, которые поступают на кодопреобразователь 55. Он формирует единичный сигнал, по которому сбрасывается триггер 18. По заднему фронту сигнала на выходе триггера 18 запускается одновибратор 84, импульс с выхода которого проходит через элемент ИЛИ 44 и запускает одновибратор 49 загрузки очередной задачи. Если оборудование восстановления исправно, то система продолжает работать в режиме с восстановлением, если оборудование восстановления неисправно, то переходит в режим без восстановления.
Два или один из вычислительных блоков протестировались успешно. В этом случае кодопреобразователь 55 формирует единичный сигнал, сбрасывающий триггер 18. По заднему фронту сигнала на выходе триггера 18 запускается одновибратор 84, импульс с выхода которого проходит через элемент ИЛИ 44 и запускает одновибратор 49 загрузки очередной задачи. Система продолжит работу в режиме без восстановления.
Отказали три вычислительных блока. Тогда элемент И 52 формирует единичный сигнал и выдает его на выход 91 отказа системы.
Если после прихода сигнала готовности решения одного из вычислительных блоков 1.i(i = ) на счетчик 15 проходят n импульсов и на выходе мажоритарного элемента 10 не получен сигнал достоверности полученного решения, то счетчик 15 блокируется и выдает единичный сигнал на разрешающий вход счетчика 53.
По очередному синхроимпульсу с выхода 3.2 генератора 3 счетчик 53 увеличивает свое состояние на единицу и на втором выходе дешифратора 54 появляется единичный сигнал, который разрешает запись в регистры 13.1-13.3, переводит в высокоимпедансное состояние выходы регистров 23.1-23.3 и выводит из высокоимпедансного состояния выходы регистров 13.1-13.3. Единичный сигнал с второго выхода дешифратора 54 проходит через элемент ИЛИ 62 и запускает одновибратор 63 повторной загрузки задачи и выдает его на выход 93 системы повторной загрузки задачи. Импульс с выхода одновибратора 63 проходит через элемент ИЛИ 68 и обнуляет счетчик 15, а также поступает на вход 72 загрузки вычислительных блоков 1.1-1.3. Вычислительные блоки через информационные входы 73 повторно принимают задачу на решение. По окончании повторного решения происходят действия, оисанные выше, за исключением того, что результаты второго решения записываются в регистры 13.1-13.3 (первое решение записано в регистрах 23.1-23.2).
Если после повторного решения счетчик 15 не блокируется, то происходят действия, описанные выше. Если при повторном решении счетчик 15 снова блокируется (т. е. на V-вход счетчика 53 подан единичный сигнал), то по очередному синхроимпульсу с выхода 3.2 генератора 3 счетчик 53 увеличивает свое состояние на единицу и единичный сигнал появляется на третьем выходе, но так как на выходе триггера 37 нулевой сигнал, что закрывает элементы И 58, 59, то ничего не происходит. По следующему синхроимпульсу единица появляется на четвертом выходе дешифратора 54, тем самым к выходам первого вычислительного блока 1.1 подключается выход регистра 13.1, а к выходам остальных блоков - соответственно регистры 23.2 и 23.3. Таким образом сравниваются первые решения вычислительных блоков 1.2 и 1.3 и второе решение вычислительного блока 1.1. Если два из них сравняются, то на выходе мажоритарного элемента 10 появляется сигнал достоверности информации и система работает согласно вышеописанному. Если сравнение не происходит, то очередной импульс с выхода 3.2 генератора 3 увеличивает состояние счетчика 53 на единицу и единица появляется на пятом выходе дешифратора 54. Тем самым произведено сравнение первых решений вычислительных блоков 1.1 и 1.3 (выходы регистров 23.1 и 23.3 соответственно) и второе решение вычислительного блока 1.2 (выход регистра 13.2). Если сравнение происходит, то система продолжает нормальное функционирование, если нет, то с появлением единицы на шестом выходе дешифратора происходит сравнение первого решения вычислительных блоков 1.1 и 1.2 с вторым решением вычислительного блока 1.3.
Если сравнение снова не происходит, то появляется единичный сигнал на седьмом выходе дешифратора 54, который проходит через элемент ИЛИ 68, сбрасывает счетчик 15, проходит через элемент ИЛИ 60 и элемент 61 задержки и открывает элементы И 65.1-65.3. К первой группе входов блоков 24.1-24.3 сравнения подключены выходы регистров 23.1-23.3 соответственно (т.е. решения, выданные вычислительными блоками 1.1-1.3 после первого запуска), а выходы регистров 13.1-13.3 находятся в высокоимпедансном состоянии. Вторая группа выходов блоков 24.1-24.3 сравнения подключена к группе выходов 82 вычислительных блоков 1.1-1.3 соответственно, которые соединены с выходами регистров канала В адаптера 101, в которых записаны решения задачи после повторного запуска соответствующих вычислительных блоков 1.1-1.3. Таким образом, блоки 24.1-24.3 сравнения сравнивают первое и второе решения соответствующего вычислительного блока и результат сравнения или несравнения выдают на первые инверсные входы соответствующих элементов И 65.1-65.3. Если два решения какого-либо вычислительного блока 1.i(i = ) сравняются, то данный блок 24.i сравнения выдает нулевой сигнал, открывающий элемент И 65.i.
Единичный сигнал с выхода элемента ИЛИ 60 проходит элемент 61 задержки (для окончания переходных процессов на блоках 24.1-24.3 сравнения и связанных с перекоммутацией выходов регистров 13.1-13.3 и 23.1-23.3) и стробирует элементы И 65.1-65.3. Так как все вычислительные блоки исправны, то единичный сигнал появляется только на выходе того элемента И 65.i(i = ), на который выдан сигнал сравнения повторного решения блоком 24.i.
Если единичный сигнал появляется на выходе более чем одного элемента И 65. i(i = ), то срабатывает мажоритарный элемент 8, единичный сигнал с выхода которого проходит через элементы ИЛИ 35.1-35.3 и, поступая на входы 70 вычислительных блоков 1.1-1.3, соответственно отправляет их на тестирование. По окончании тестирования происходят вышеописанные процессы, за исключением того, что по окончании тестирования формируется сигнал повторной загрузки задачи на выходе 93, а не очередной задачи, так как триггер 18 обнулен, и одновибратор 84 поэтому не запускается.
Если единичный сигнал появляется только на выходе одного элемента И 65. i(i = ), то этот сигнал закрывает элемент И 39.i. Единичный сигнал с седьмого выхода дешифратора 54, пройдя через элемент 64 задержки (для установки сигналов на инверсных входах элементов И 39.1-39.3), обнуляет счетчик 53 и проходит через незапертые элементы И 39.1-39.3, т.е. через все, кроме 39.i. Единичные сигналы с выходов открытых элементов И 39.1-39.3 проходят через соответствующие элементы ИЛИ 35.1-35.3, запускают на тестирование соответствующие два вычислительных блока и через элемент ИЛИ 40 обнуляют триггер 17, т.е. устанавливают работу системы в режиме без восстановления.
Одновременно единичный сигнал с выхода элемента И 65.i проходит через элемент ИЛИ 67 и открывает элемент И 30. Кодопреобразователь 66 по единичному сигналу на выходе элемента И 65.i коммутирует выход D0 c входом Di. Достоверное решение с выхода 82 вычислительного блока 1.i проходит через магистральный коммутатор 7 и поступает на D-входы регистра 14.
Очередной синхроимпульс τ2 с выхода 3.2 генератора 3 проходит через элемент И 30, устанавливает в единичное состояние триггер 19, по переднему фронту с выхода которого достоверная информация записывается в регистр 14 и выдается на выходе 95 решения системы, сопровождаемая единичным сигналом на выходе 96 системы достоверного решения.
Одновременно синхроимпульс, пройдя через элемент И 33 (так как система работает в первом режиме) и элемент ИЛИ 44, запускает одновибратор 49 загрузки очередной задачи. Синхроимпульс проходит через элемент ИЛИ 68 и сбрасывает счетчик 15. Импульс загрузки новой задачи с выхода одновибратора 49 обнуляет счетчик 53, проходит через элемент ИЛИ 62 и запускает одновибратор 63 повторной загрузкой задачи, а также проходит на вход элемента 50 задержки, сбрасывая через некоторое время триггер 19, т.е. сбрасывается сигнал достоверности информации на выходе 96 системы.
Импульс с выхода одновибратора 63 поступает на вход загрузки вычислительных блоков 1.1-1.3 и они начинают загружать информацию об очередной задаче (только те вычислительные блоки, которые не тестируются, так как приоритет прерывания тестирования выше приоритета прерывания загрузки). Далее система продолжает работать в первом режиме с одним вычислительным блоком, выполняющим задачу, и двумя тестирующимися вычислительными блоками.
Если нет единичного сигнала на одном выходе элементов И 65.1-65.3, то на тестирование отправляются все вычислительные блоки 1.1-1.3. По окончании тестирования формируется единичный сигнал кодопреобразователем 55, который проходит через элемент ИЛИ 62 и запускает одновибратор 63 повторной загрузки задачи, который инициирует повторную загрузку задачи в вычислительные блоки 1.1-1.3 в случае их успешного тестирования и обнуляет счетчик 15.
Таким образом, если среди шести полученных решений хотя бы два одинаковые, то система выдает их на выход решения и производит загрузку новой задачи. Рассмотрим работу системы в режиме без восстановления состояния вычислительных блоков 1.1-1.3 при функционировании трех вычислительных блоков. Этот режим отличается от второго тем, что нет ожидания решения третьего отстающего канала, если сравнились результаты двух первых решений, т.е. появляется единичный сигнал на выходе мажоритарного элемента 10, который проходит через элемент ИЛИ 67 и открывает элемент И 30. Очередной синхроимпульс проходит через элементы И 30 и 33 (триггер 17 в нулевом состоянии), ИЛИ 44 и запускает одновибратор 49 загрузки очередной задачи.
Рассмотрим работу системы в режиме без восстановления состояния вычислительных блоков 1.1-1.3 при функционировании двух вычислительных блоков (один вычислительный блок неисправен). Работа системы с двумя функционирующими вычислительными блоками совпадает с работой системы с тремя функционирующими вычислительными блоками во всем, за исключением того, что, например, отказал вычислительный блок 1.i и на выходе 86 блока 2.i формирования сигналов отказа будет единичный сигнал, который запирает элементы И 65. i и 25.i, исключая тем самым из оценки результатов сравнения результат отказавшего канала. При этом триггер 17 надежно устанавливается в нулевое состояние, на второй S- и первый R-входы триггера 37 подается с выхода 86.i через элемент ИЛИ 51 единичный сигнал. Триггер 37 находится в единичном состоянии, если работают два канала, и в нулевом состоянии, если работает один канал, а другой тестируется или отказал (третий уже отказал).
Рассмотрим работу системы в режиме без восстановления состояния вычислительных блоков 1.1-1.3 при функционировании одного вычислительного блока (два других в отказе или один в отказе, а другой тестируется). При работе в этом режиме триггеры 17 и 37 находятся в нулевом состоянии. Пусть, например, функционирует вычислительный блок 1.i (i=1,3). Тогда после решения задачи вычислительный блок 1.i записывает результат в регистр 23.i и выдает на выходе 78.i сигнал готовности решения задачи, который фиксируется в регистре 11 и через элемент ИЛИ 42 открывает элемент И 29 для прохода синхроимпульсов. Счетчик 15 обязательно блокируется, так как из группы элементов И 25.1-25.3 открыт только элемент И 25.i, поэтому на выходе мажоритарного элемента 10 все время нулевой сигнал. Единичный сигнал с выхода заблокировавшегося счетчика 15 разрешает работу счетчика 53. Очередной импульс с выхода 3.2 генератора 3 увеличивает состояние счетчика на единицу и единичный сигнал появляется на втором выходе дешифратора 54, который разрешает запись в регистры 13.1-13.3 и подключает их выходы к шине, а отключает выходы регистров 23.1-23.3. Этот единичный сигнал проходит также через элемент ИЛИ 62 и запускает одновибратор 63 повторной загрузки задачи. Импульс с выхода одновибратора 63 обнуляет счетчик 15 и инициирует повторную загрузку задачи в вычислительный блок 1.i. По окончании повторного решения происходят вышеописанные действия, но второй результат записывается в регистр 13.i, и по очередному сихроимпульсу с выхода 3.2 генератора 3 единичный сигнал появляется на третьем выходе дешифратора 54, что вызывает подключение выхода регистра 23. i к шине и к первому входу блока 24.i сравнения, к второму входу которого подключается группа выходов 82 вычислительного блока 1.i. Она соединена с выходом регистра канала В адаптера 101, в котором записано второе решение задачи.
Единичный сигнал с третьего выхода дешифратора проходит через открытые элементы И 59, ИЛИ 60, элемент 61 задержки и стробирует элемент И 65.i. Если первое и второе решения сравнились, то на выходе элемента И 65.i будет единичный сигнал, который проходит через элемент ИЛИ 67 и открывает элемент И 30. Кодопреобразователь 66 настраивает магистральный коммутатор 7 в режим мультиплексора, соединяющего шину Di с шиной D0. Очередной синхроимпульс с выхода 3.2 генератора 3 проходит через элемент И 30, обнуляет счетчик 15 и устанавливает в единичное состояние триггер 19. По переднему фронту сигнала с выхода триггера 19 в регистр 14 записывается достоверное решение, которое выдается на группу выходов 95 решения, сопровождаемое единичным сигналом на выходе 96 системы достоверности на выходе 95.
Импульс с выхода элемента И 30 проходит через элементы И 33, ИЛИ 44 и запускает одновибратор 49 загрузки новой задачи. Одновременно единичный сигнал с выхода элемента И 59 проходит через элемент ИЛИ 62 и запускает одновибратор 63 повторной загрузки задачи, но так как запускается одновибратор 49 загрузки новой задачи, то внешняя система, использующая данную систему, идентифицирует сигнал как сигнал загрузки новой задачи.
Если результаты первого и второго решений не сравняются, то запускается только одновибратор 63 повторной загрузки задачи и вычислительный блок 1.i в третий раз решает задачу. По окончании решения результат решения остается в регистре канала В адаптера 101 и не записывается в регистры 23.i и 13.i, так как на V-входы этих регистров поданы нулевые сигналы. Счетчик 15 блокируется и разрешает работу счетчику 53.
Последовательное появление единичных сигналов на четвертом, пятом и шестом выходах дешифратора 54 позволяет последовательно сравнить третье решение с первым и вторым решениями (хранящимися в регистрах 23.i и 13.i. Если сравнение происходит, то в результате вышеописанных действий запускается одновибратор 49 загрузки новой задачи, импульс с выхода которого сбрасывает счетчик 53 в нулевое состояние.
Если сравнение не происходит, то единичный сигнал появляется на седьмом выходе дешифратора 54, который проходит через элемент ИЛИ 68, обнуляя счетчик 15, и через элемент 64 задержки, обнуляя счетчик 53, элементы И 39. i, ИЛИ 35.i и запускает вычислительный блок 1.i на тестирование.
Если вычислительный блок 1.i отказывает во время решения задачи, то это фиксируется следующим образом. Перед загрузкой задачи микропроцессор 100 загружает в таймер 99 максимальное время решения задачи. Если за это время задача не решена, то таймер 99 формирует импульс на выходе 69 вычислительного блока 1.i, который проходит через элемент ИЛИ 35.i и запускает вычислительный блок 1.i на тестирование, тем самым неисправность вычислительного блока 1.i будет обнаружена.
Таким образом, у данной асинхронной системы отказ наступает только в случае отказа всех вычислительных блоков 1.1-1.3, что фиксируется элементом И 52, выход которого является выходом 91 отказа системы.
Формула изобретения: ТРЕХКАНАЛЬНАЯ АСИНХРОННАЯ СИСТЕМА, содержащая в каждом канале вычислительный блок, подключенный первым, вторым и третьим сигнальными выходами к соответствующим информационным входам блока формирования сигнала отказа, и первый элемент И, первые информационные выходы блоков формирования сигнала отказа трех каналов связаны с соответствующими входами первого мажоритарного элемента, генератор импульсов, отличающаяся тем, что в каждый канал системы введены первый и второй регистры, первый и второй блоки сравнения, первый и второй элементы ИЛИ, второй и третий элементы И, а также в систему введены два магистральных коммутатора, три кодопреобразователя, три регистра, дешифратор, три счетчика, шесть одновибраторов, четыре триггера, два мажоритарных элемента, тринадцать элементов И, тринадцать элементов ИЛИ, три элемента задержки, вторые информационные выходы блоков формирования сигнала отказа первого, второго и третьего каналов подключены к входам третьего элемента ИЛИ и к первым входам соответствующих первых элементов ИЛИ, соединенных вторыми входами с управляющим выходом соответствующего вычислительного блока, третьими входами - с выходом второго мажоритарного элемента, четвертыми входами - с выходом четвертого элемента И, пятыми входами - с выходами соответствующих первых элементов И, а выходами - с первой группой входов четвертого элемента ИЛИ, с группой входов пятого элемента ИЛИ и с первыми управляющими входами соответствующих вычислительных блоков, подключенных вторыми управляющими входами к выходу первого одновибратора, третьими управляющими входами - к выходу второго одновибратора и к первому входу шестого элемента ИЛИ, первыми управляющими выходами - к первой группе входов второго кодопреобразователя, вторыми управляющими выходами - к группе информационных входов третьего регистра, группами информационных входов-выходов - к соответствующим группам информационных входов-выходов первого магистрального коммутатора, первыми группами информационных выходов - к группам информационных входов соответствующих первых и вторых регистров и к первым группам информационных входов соответствующих первых блоков сравнения, вторая группа информационных выходов вычислительного блока первого канала связана с первыми группами информационных входов вычислительных блоков второго и третьего каналов, при этом первый - четвертый разрядные выходы второй группы информационных выходов вычислительного блока первого канала подключены соответственно к первому входу первого кодопреобразователя, к первому входу пятого элемента И, к второму входу первого кодопреобразователя и к первому входу седьмого элемента ИЛИ, связанного вторым входом с выходом пятого элемента И, а выходом - с установочным и синхронизирующим входами четвертого регистра, с третьим входом первого кодопреобразователя и с сигнальными входами вычислительных блоков первого, второго и третьего каналов, вторая группа информационных выходов вычислительного блока второго канала соединена с первой группой информационных входов вычислительного блока первого канала и с второй группой информационных входов вычислительного блока третьего канала, при этом первый - четвертый разрядные выходы второй группы информационных выходов вычислительного блока второго канала подключены соответственно к четвертому входу первого кодопреобразователя, к второму входу пятого элемента И, к входу первого кодопреобразователя и третьему входу седьмого элемента ИЛИ, вторая группа информационных выходов вычислительного блока третьего канала связана с вторыми группами информационных входов вычислительных блоков первого и третьего каналов, при этом первый - четвертый разрядные выходы второй группы информационных выходов вычислительного блока третьего канала соединены соответственно с шестым входом первого кодопреобразователя, с третьим входом пятого элемента И, с седьмым входом первого кодопреобразователя и с четвертым входом седьмого элемента ИЛИ, группа выходов первого кодопреобразователя подключена к группе управляющих входов первого магистрального коммутатора, связанного четвертой группой информационных входов-выходов с группой информационных входов и с группой выходов четвертого регистра, первый выход генератора импульсов подключен к синхронизирующему входу третьего регистра, к синхронизирующим входам первых регистров и к счетному входу первого счетчика, соединенного первым входом обнуления с прямыми входами первых элементов И и с входом первого элемента задержки, вторым входом обнуления - с входом обнуления третьего регистра, с первым входом восьмого элемента ИЛИ, с выходом третьего одновибратора и через второй элемент задержки - с R-входом первого триггера, входом разрешения счета - с входом блокировки и с выходом переполнения второго счетчика, а группой разрядных выходов - с группой входов дешифратора, подключенного первым выходом к входу разрешения записи вторых регистров всех каналов, вторым выходом - к второму входу восьмого элемента ИЛИ, к входам разрешения записи первых регистров всех каналов и к первым входам вторых элементов ИЛИ всех каналов, третьим выходом - к первому входу шестого элемента И, четвертым выходом - к первому входу девятого элемента ИЛИ и к второму входу второго элемента ИЛИ первого канала, пятым выходом - к вторым входам девятого и второго элементов ИЛИ второго канала, шестым выходом - к третьему входу девятого и второму входу второго элементов ИЛИ третьего канала, а седьмым выходом - к выходу первого элемента задержки, к второму входу шестого элемента ИЛИ и первому входу десятого элемента ИЛИ, связанного выходом через второй элемент задержки с прямыми входами вторых элементов И всех каналов, вторым входом - с выходом пятого элемента И, подключенного первым входом к выходу девятого элемента ИЛИ, а вторым входом - к инверсному выходу второго триггера и второму входу шестого элемента И, соединенного выходом с третьим входом десятого элемента ИЛИ и с третьим входом восьмого элемента ИЛИ, подключенного выходом к входу второго одновибратора, а четвертым входом - к выходу второго кодопреобразователя и к нулевому входу третьего триггера, связанного единичным входом с выходом седьмого элемента И, с входами первого одновибратора и четвертого одновибратора, подключенного выходом к первому входу четвертого элемента И, соединенного вторым входом с прямым выходом третьего триггера и с входом пятого одновибратора, подключенного выходом к первому входу одиннадцатого элемента ИЛИ, соединенного выходом с входом третьего одновибратора, вторым входом - с выходом восьмого элемента И, а третьим входом - с выходом девятого элемента И, подключенного прямым входом к J и C-входам первого триггера, к выходу десятого элемента И и третьему входу шестого элемента ИЛИ, а инверсным входом - к первым входам одиннадцатого и двенадцатого элементов И и к первому выходу четвертого триггера, связанного единичным входом с первым единичным входом второго триггера, с выходом двенадцатого элемента ИЛИ, а нулевым входом - с выходом четвертого элемента ИЛИ, подключенного второй группой входов к третьим выходам блоков формирования сигнала отказа всех каналов, первым входом - к выходу третьего элемента ИЛИ и к инверсному входу седьмого элемента И, а вторым входом - к выходу тринадцатого элемента ИЛИ, к первому нулевому и второму единичному входам второго триггера, соединенного вторым нулевым входом с выходом пятого элемента ИЛИ, подключенного входом к выходу первого мажоритарного элемента, соединенного входами с входами тринадцатых элементов ИЛИ и И, с первыми инверсными входами соответствующих третьих элементов И, с первой группой входов третьего кодопреобразователя и с первыми инверсными входами соответствующих вторых элементов И, подключенных вторыми инверсными входами к выходам равенства соответствующих первых блоков сравнения, а выходами - к инверсным входам соответствующих первых элементов И, к соответствующим входам второго мажоритарного элемента, к соответствующим входам четырнадцатого элемента ИЛИ и к второй группе входов третьего кодопреобразователя, связанного группой выходов с группой управляющих входов второго магистрального коммутатора, подключенного первой, второй и третьей группами информационных входов к группам выходов соответствующих вторых регистров и к первым группам информационных входов соответствующих вторых блоков сравнения, соединенных вторыми группами информационных входов с группой выходов второго магистрального коммутатора и с группой информационных входов пятого регистра, а выходами равенства - с вторыми инверсными входами соответствующих третьих элементов И, подключенных прямыми входами к соответствующим выходам третьего регистра, к входам пятнадцатого элемента ИЛИ и тринадцатого элемента И, а выходами - к четвертым входам соответствующих блоков формирования сигнала отказа, к входам четырнадцатого элемента И и к соответствующим входам третьего мажоритарного элемента, связанного выходом с четвертым входом четырнадцатого элемента ИЛИ, подключенного выходом к первому входу десятого элемента И и к инверсному входу пятнадцатого элемента И, соединенного первым прямым входом с выходом пятнадцатого элемента ИЛИ, а вторым прямым входом - с вторым выходом генератора импульсов, с пятыми входами соответствующих блоков формирования сигнала отказа, с вторыми входами одиннадцатого и двенадцатого элементов И и с вторым входом десятого элемента И, а выходом - со счетным входом второго счетчика, подключенного входом обнуления к выходу шестого элемента ИЛИ, прямой выход первого триггера связан с синхронизирующим входом пятого регистра, с первым входом шестнадцатого элемента И и с третьим входом одиннадцатого элемента И, подключенного четвертым входом к выходу тринадцатого элемента И, к шестым входам соответствующих блоков формирования сигнала отказа и к третьему входу двенадцатого элемента И, подключенного выходом к входу обнуления третьего счетчика, к первому входу восьмого элемента И и второму входу шестнадцатого элемента И, соединенного инверсным входом с выходом четырнадцатого элемента И и с вторым входом восьмого элемента И, а выходом - с первым входом запуска шестого одновибратора, подключенного выходом к входу третьего одновибратора, связанного выходом с прямым входом седьмого элемента И, второй вход запуска шестого одновибратора подключен к выходу переполнения третьего счетчика, соединенного счетным входом с выходом одиннадцатого элемента И, выход одиннадцатого элемента ИЛИ подключен к входу третьего одновибратора, группы выходов первых регистров соединены с вторыми группами информационных входов соответствующих блоков сравнения, первый, второй и третий входы двенадцатого элемента ИЛИ подключены к первым сигнальным выходам соответствующих вычислительных блоков, а четвертый вход двенадцатого элемента ИЛИ является первым установочным входом режима работы системы, третий вход четвертого элемента ИЛИ является вторым установочным входом режима работы системы, вход подключения генератора импульсов является входом запуска системы, первые выходы блоков формирования сигнала отказа являются сигнальными выходами неисправности вычислительного блока соответствующего канала, третьи выходы блоков формирования сигнала отказа являются сигнальными выходами неисправности аппаратуры восстановления соответствующего канала, группа выходов пятого регистра является информационным выходом системы, выходы второго и третьего одновибраторов являются сигнальными режимными выходами системы, третьи группы информационных входов вычислительных блоков являются соответствующими информационными входами системы.