Главная страница  |  Описание сайта  |  Контакты
УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ ОШИБОК I-КОДОВ ФИБОНАЧЧИ
УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ ОШИБОК I-КОДОВ ФИБОНАЧЧИ

УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ ОШИБОК I-КОДОВ ФИБОНАЧЧИ

Патент Российской Федерации
Суть изобретения: Изобретение относится к вычислительной технике и может быть использовано для исправления ошибок. Технический результат достигается за счет того, что устройство содержит пять элементов И и пять элементов ЗАПРЕТ с соответствующими связями. Устройство может быть использовано для построения высоконадежных электронных устройств хранения и обработки информации в системах с высокими требованиями по достоверности, а также в системах с высоким уровнем помех. 1 ил.
Поиск по сайту

1. С помощью поисковых систем

   С помощью Google:    

2. Экспресс-поиск по номеру патента


введите номер патента (7 цифр)

3. По номеру патента и году публикации

2000000 ... 2099999   (1994-1997 гг.)

2100000 ... 2199999   (1997-2003 гг.)
Номер патента: 2045130
Класс(ы) патента: H03M13/00
Номер заявки: 5039674/24
Дата подачи заявки: 20.04.1992
Дата публикации: 27.09.1995
Заявитель(и): Ткаченко А.В.; Григорьев Н.Ф.
Автор(ы): Ткаченко А.В.; Григорьев Н.Ф.
Патентообладатель(и): Григорьев Николай Федорович
Описание изобретения: Изобретение относится к вычислительной технике и может быть использовано для исправления ошибок фибоначчиевых P-кодов.
Известно устройство для контроля фибоначиевого p-кода, содержащие n-разрядный регистр, элемент ИЛИ и n-p блоков фиксации сбоев [1] Недостаток этого устройства заключается в его низкой помехоустойчивости.
Наиболее близким по технической сущности к предлагаемому является устройство [2] для исправления однократных ошибок p-кодов Фибоначчи, содержащие элементы ИЛИ первой и второй групп, n-разрядный регистр (n-разрядность кода), единичные входы разрядов которого являются информационными входами устройства, а выходы информационными выходами устройства, вторую группу из n-p-2 элементов И и третью группу из n-p-3 элементов ИЛИ, выходы младших p разрядов соединены с соответствующими входами элемента ИЛИ, выход которого является выходом ошибки устройства, выход i-го разряда n-разрядного регистра (i=p+2,n) соединен с первым входом (i-p+1)-го элемента И первой группы и j-м входом (i-p-2+j)-го элемента ИЛИ второй группы (j=1,p), выход k-го (k=1,n-p-3) элемента ИЛИ второй группы соединен с вторым входом (k+1)-го элемента И первой группы, выход (p+1)-го разряда n-разрядного регистра соединен с вторым входом первого элемента И первой группы, выходы элементов И первой группы соединены с соответствующими входами элемента ИЛИ, вход сброса (p+1)-го и n-го разрядов n-разрядного регистра подключены к входу сброса устройства, выход i-го элемента (i-го,n-p-3) И первой группы соединен с первым входом соответствующего элемента И второй группы и j-м (j=1,p) входом (i-j)-го элемента ИЛИ третьей группы, выход которого соединен с вторым входом соответствующего элемента И второй группы, выход последнего элемента И первой группы подключен к второму входу последнего элемента И второй группы, выход k-го элемента И второй группы (k=1,n-p-2) подключен к первому входу (k+p-го элемента ИЛИ первой группы, выход которого подключен к входу сброса (k+P+1)-го разряда n-разрядного регистра, выходы первых p-разрядов n-разрядного регистра соединены с первыми входами соответствующих элементов ИЛИ первой группы, выходы которых соединены с входами сброса соответствующих разрядов n-разрядного регистра, вторые входы элементов ИЛИ первой группы подключены к входу сброса устройства. Недостаток известного устройства низкое быстродействие.
Технической задачей данного изобретения является повышение быстродействия устройства.
Поставленная цель достигается тем, что для случая p=1 и n=8 устройство, содержащее с первого по пятый элементы И, дополнительно содержит с первого по пятый элемент ЗАПРЕТ, причем первый вход каждого k-го (k=1,5) элемента И соединен с k-м входом устройства, второй вход каждого k-го элемента И соединен с (k+1)-м входом устройства, третий вход k-го элемента И соединен с (k+2)-м входом устройства, выход каждого k-го элемента И соединен с инверсным входом соответствующего k-го элемента ЗАПРЕТ, прямой вход которого соединен с (k+1)-м входом устройства, выход k-го элемента ЗАПРЕТ является (k+1)-м выходом устройства, первый и седьмой входы устройства являются одновременно соответствующими выходами устройства.
Любое натуральное число в n-разрядном фибоначчиевом коде представляется в виде многочлена A asϕp(s) (1) где asE{0,1} ϕ p(S) p-число Фибоначчи (p= 0,1.)
ϕp(s)=
Метод исправления ошибок в S-м разряде описывается булевой функцией:
I (s)0-1=a (s-p+i)a (s)a (s+j) (2) где a(s) двойной коэффициент s-го разряда;
I (s)0-1 единичный сигнал исправления ошибки типа переход "О" в "1"
i=0,p-1; j=i+1,p
Сущность изобретения заключается в реализации формулы (2) для p=1 и n=8. Следует отметить, что, так как p младших разрядов кода не обрабатываются устройством, то один младший разряд из устройства исключен.
На чертеже изображена схема предлагаемого устройства.
Предлагаемое устройство содержит трехвходовые элементы И 1.1-1.5, элементы ЗАПРЕТ 2.1-2.5, информационные входы 4 и информационные выходы 5. Трехвходовые элементы И 1.1-1.5 предназначены для формирования сигналов исправления ошибок, а элементы ЗАПРЕТ 2.1-2.5 для исправления возникших ошибок на входах 4 и формирования верной кодовой комбинации на выходах 5 устройства.
Введенные элементы удовлетворяют критерию "существенные отличия".
Устройство работает следующим образом. Предположим, что на вход устройства подано представление числа 12 в 2-коде Фибоначчи 00101010. Эта комбинация, поступая на соответствующие входы элементов И 1.1-1,5 ни в одном случае не дает на выходе элементов И единичного потенциала, т. е. "О" с выходов элементов И 1.1-1,5 поступает на инверсные входы элементов ЗАПРЕТ 2.1-2,5, на прямые входы которых подают потенциалы контролируемого входа, которые в этом случае проходят на выход устройства без измерений. Предположим, что в третьем разряде произошел сбой типа переход "О" в "1" и кодовая комбинация приобрела вид 00101110. В этом случае сработает элемент И 1.1, так как на все его входы поданы единичные потенциалы соответственно второго, третьего и четвертого разрядов. Единичный потенциал с выхода элемента И, 1.1 поступает на инверсный вход элемента ЗАПРЕТ 2.1, на прямой вход которого поступает "1" искаженного третьего разряда. На выходе элемента ЗАПРЕТ 2.1 появится нулевой потенциал, который и пройдет на выход устройства, исправив таким образом возникшую ошибку. Аналогично исправляется и сбой в пятом разряде. В этом случае срабатывает элемент И 1.3 и "1" поступает на инверсный вход элемента ЗАПРЕТ 2.3, где и исправляет возникшую ошибку пятого разряда. Таким образом, предложенное устройство полностью сохраняет способность известного устройства исправлять часть однократных ошибок типа переход "0" в "1". Повышение быстродействия достигается за счет уменьшения количества промежуточных элементов. Предложенное устройство может быть использовано для построения высоконадежных электронных устройств хранения и обработки информации в системах с высокими требованиями по достоверности, а также в системах с высоким уровнем помех.
Формула изобретения: УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ ОШИБОК I-КОДОВ ФИБОНАЧЧИ, содержащее пять элементов И, отличающееся тем, что оно содержит пять элементов ЗАПРЕТ, причем первый вход k-го элемента И соединен с k-м информационным входом устройства, (k + 1)-й информационный вход которого соединен с вторым входом k-го элемента И, третий вход которого соединен с (k + 2)-м информационным входом устройства, выход k-го элемента И соединен с инверсным входом k-го элемента ЗАПРЕТ, прямой вход которого соединен с (k + 1)-м информационным входом устройства, выходы всех элементов ЗАПРЕТ, первый и седьмой информационные входы устройства являются выходами устройства.