Forbidden

You don't have permission to access /zzz_siteguard.php on this server.

МНОГОУРОВНЕВЫЙ АНАЛИЗАТОР-РЕГИСТРАТОР НАПРЯЖЕНИЯ ИСТОЧНИКА ПОСТОЯННОГО ТОКА - Патент РФ 2046357
Главная страница  |  Описание сайта  |  Контакты
МНОГОУРОВНЕВЫЙ АНАЛИЗАТОР-РЕГИСТРАТОР НАПРЯЖЕНИЯ ИСТОЧНИКА ПОСТОЯННОГО ТОКА
МНОГОУРОВНЕВЫЙ АНАЛИЗАТОР-РЕГИСТРАТОР НАПРЯЖЕНИЯ ИСТОЧНИКА ПОСТОЯННОГО ТОКА

МНОГОУРОВНЕВЫЙ АНАЛИЗАТОР-РЕГИСТРАТОР НАПРЯЖЕНИЯ ИСТОЧНИКА ПОСТОЯННОГО ТОКА

Патент Российской Федерации
Суть изобретения: Использование: изобретение относится к контрольно -измерительным устройствам систем управления и может быть использовано в телеметрических контролирующих системах автоматики. Сущность изобретения: анализатор регистратор содержит регистрирующий блок, блок защиты, делитель напряжения, два блока сравнения, два источника опорного напряжения, генератор, блок инверторов, два блока счетчиков, четыре блока регистров памяти, четыре блока двухвходовых элементов, два блока элементов задержки, два блока коммутаторов. 3 ил.
Поиск по сайту

1. С помощью поисковых систем

   С помощью Google:    

2. Экспресс-поиск по номеру патента


введите номер патента (7 цифр)

3. По номеру патента и году публикации

2000000 ... 2099999   (1994-1997 гг.)

2100000 ... 2199999   (1997-2003 гг.)
Номер патента: 2046357
Класс(ы) патента: G01R19/04
Номер заявки: 4921611/10
Дата подачи заявки: 25.03.1991
Дата публикации: 20.10.1995
Заявитель(и): Научно-производственное объединение автоматики и приборостроения
Автор(ы): Андронов Ю.Г.; Галкин В.Н.; Зорин В.И.
Патентообладатель(и): Научно-производственное объединение автоматики и приборостроения
Описание изобретения: Изобретение относится к контрольно-измерительным устройствам систем управления и может быть использовано в телеметрических контролирующих системах автоматики, а также для допускового контроля качества электрической энергии по колебаниям уровня величины напряжения.
Известен многоуровневый анализатор выбросов и провалов напряжения, содержащий пороговые элементы, счетчики и элементы И и НЕ, причем первый вход каждого i-го (i<n, где n количество уровней анализатора) элемента И, подключенного выходом к входу соответствующего счетчика, соединен с выходом i-го порогового элемента, а второй вход подключен через соответствующий элемент НЕ к выходу (i+1)-го порогового элемента, выход n-ного порогового элемента соединен с входом n-ного счетчика, дифференциатора,дополнительного порогового элемента и формирователя, соединенного выходом с третьими входами всех элементов И и подключенный входом через последовательно соединенный дополнительный пороговый элемент и дифференциатор по входу анализатора и входами основных пороговых элементов (а.с. СССР N 591781, кл. G 01 R 19/04, 1976).
Недостаток данного устройства заключается в невозможности определения момента времени, в который произошел выброс (провал) напряжения.
Из известных устройств наиболее близким к предлагаемому является многоуровневый анализатор-регистратор напряжения источника постоянного тока по а. с. СССР N 1290184, кл. G 01 R 19/04, 1985, содержащий регистрирующее устройство, устройство защиты, первое и второе устройства сравнения, первый и второй источники опорного напряжения, делитель напряжения, причем вход устройства защиты соединен с выходом делителя напряжения и неинвертирующими входами первого и второго устройств сравнения, инвертирующие входы которых соединены с выходами первого и второго источников опорного напряжения, а входы делителя напряжения являются входами многоуровневого анализатора-регистратора, четыре регистра памяти, блок инверторов, содержащий 2n+1 элемента, блок двухвходовых элементов ИЛИ, содержащий n+m элементов, и генератор, выход которого соединен с n+m+1-входом регистрирующего устройства, где n число выходов первого источника опорного напряжения, m число выходов второго источника опорного напряжения, и с входами сбросов второго и четвертого регистров памяти, а также через один из 2n+1 элементов блока инверторов с входами сброса первого и третьего регистров памяти, информационные входы первого регистра памяти объединены с одноименными информационными входами второго регистра памяти и через n инверторов блока инверторов подключены к выходам первого устройства сравнения, одноименные информационные входы третьего и четвертого регистров памяти объединены и подключены к выходам второго устройства сравнения, выходы первого регистра памяти соединены с первыми входами элементов ИЛИ блока двухвходовых элементов ИЛИ, к вторым входам которых подключены одноименные выходы второго регистра памяти, а выходы вышеуказанных элементов ИЛИ через n инверторов блока инверторов подключены к n входам регистрирующего устройства, m входов последнего подключены к выходам m элементов ИЛИ блока двухвходовых элементов ИЛИ, первые входы которых соединены с выходами третьего регистра памяти, а вторые с одноименными выходами четвертого регистра памяти.
Устройство по а. с. N 1290184 осуществляет анализ выбросов и провалов напряжения с определением времени, в котором произошел выброс (провал) напряжения, но имеет недостаток, заключающийся в невозможности определить сумму выбросов (провалов) по каждому контролируемому уровню в каждом цикле времени измерения.
Целью изобретения является повышение надежности путем многоуровневой регистрации величины напряжения источника постоянного тока, величины и времени возникновения внешних, кондуктивных, импульсных, симметричных, случайных помех (провалов и выбросов напряжения) с определением сумм выбросов (провалов) по каждому контролируемому уровню на низкочастотную систему регистрации.
Цель достигается тем, что в устройство, содержащее регистрирующее устройство, устройство защиты, первое и второе устройства сравнения, первый и второй источники опорного напряжения, генератор, делитель напряжения, причем вход устройства защиты соединен с выходом делителя напряжения и неинвертирующими входами первого и второго устройств сравнения, инвертирующие входы которых соединены с выходами первого и второго источников опорного напряжения, а входы делителя напряжения являются входами многоуровневого анализатора-регистратора, введены первый и второй блоки коммутаторов, содержащие i и j элементов соответственно, блок инверторов, содержащий j+1 элемент, первый и второй блоки n-разрядных регистров памяти, содержащие по i элементов, третий и четвертый блоки m-разрядных регистров памяти, содержащие по j элементов, первый блок счетчиков, содержащий j элементов, второй блок счетчиков, содержащий j элементов, первый и второй блоки двухвходовых элементов И, содержащие по i элементов, третий и четвертый блоки двухвходовых элементов И, содержащее по j элементов, первый и второй блоки элементов задержки, содержащие i и j элементов соответственно, вход j-го элемента задержки соединен с выходом j-го элемента блока инверторов и счетным входом j-го элемента второго блока счетчиков, а выход j-го элемента второго блока задержки соединен с первыми входами j-го элемента третьего и четвертого блоков двухвходовых элементов И, вторые входы j-тых элементов третьего блока двухвходовых элементов И соединены с входом j+1 элементом блока инверторов, выходом генератора и вторыми входами i-тых элементов первого блока двухвходовых элементов И, первые входы i-го элементов первого и второго блока двухвходовых элементов И соединены с выходом i-го элемента первого блока элементов задержки, вход i-го элемента которого соединен с i-тым выходом первого устройства сравнения и счетным входом i-го элемента первого блока счетчиков, n-й выход j-го элемента первого блока счетчиков соединен с n-м информационным входом i-го элемента первого и второго блоков регистров памяти, вход запись/выдача i-го элемента первого блока регистров памяти соединен с выходом i-го элемента первого блока двухвходовых элементов И, вход запись/выдача i-го элемента второго блока регистров памяти соединен с выходом i-го элемента второго блока двухвходовых элементов И, n-й выход i-го элемента первого блока регистров памяти соединен с n-м входом первой группы входов i-го элемента первого блока коммутаторов, n-й выход i-го элемента второго блока регистров памяти соединен с n-м входом второй группы входов i-го элемента первого блока коммутаторов, n-й выход i-го элемента первого блока коммутаторов соединен с соответствующим входом i ˙ n-группы входов регистрирующего устройства, i ˙ n+j ˙ m+1 вход регистрирующего устройства соединен с управляющим входом i-го и j-го элемента первого и второго блоков коммутаторов, выходом j+1-го элемента блока инверторов и вторыми входами i-тых элементов второго блока двухвходовых элементов И и вторыми входами j-тых элементов четвертого блока двухвходовых элементов И, выход j-го элемента третьего блока двухвходовых элементов И соединен с входом запись/выдача j-того регистра памяти третьего блока регистров памяти, выход j-того элемента четвертого блока двухвходовых элементов И соединен с входом запись/выдача j-того элемента четвертого блока регистров памяти, m-й выход i-того элемента второго блока счетчиков соединен с m-ными входами j-того элемента третьего и четвертого блоков регистров памяти, m-й выход j-того элемента третьего блока регистров памяти соединен с m-ным входом первой группы входов j-того элемента второго блока коммутаторов, m-й выход j-того элемента четвертого блока регистров памяти соединен с m-ным входом второй группы входов j-того элемента второго блока коммутаторов, m-й выход j-того элемента второго блока коммутаторов соединен с соответствующим входом j ˙ m группы входов регистрирующего устройства.
Сравнение заявляемого технического решения с прототипом позволило установить соответствие его критерию "новизна". При изучении других технических решений в данной области техники признаки, отличающие заявляемое изобретение от прототипа, не были выявлены, поэтому они обеспечивают заявляемому техническому решению соответствующие критерию "существенные отличия".
На фиг.1, 2 изображена структурная схема многоуровневого анализатора-регистратора для контроля i уровней, превышающих номинальное значение напряжения и j уровней, меньших номинального значения.
Устройство содержит регистрирующее устройство 1, устройство 2 защиты, делитель 3 напряжения, первое устройство 4 сравнения, второе устройство 5 сравнения, первый источник 6 опорного напряжения, второй источник 7 опорного напряжения, генератор 8, блок 9 инверторов, первый блок 10 счетчиков, второй блок 11 счетчиков, первый блок 12 регистров памяти, второй блок 13 регистров памяти, третий блок 14 регистров памяти, четвертый блок 15 регистров памяти, первый блок 16 элементов И, второй блок 17 элементов И, третий блок 18 элементов И, четвертый блок 19 элементов И, первый блок 20 элементов задержки, второй блок 21 элементов задержки, первый блок 22 коммутаторов, второй блок 23 коммутаторов, i ˙ n+j ˙ m+1 вход регистрирующего устройства соединен с выходом j+1 элемента блока 9 инверторов, с управляющими входами элементов первого 21, второго 22 блоков коммутаторов и с вторыми входами элементов И второго 17 и четвертого 19 блоков двухвходовых элементов И. Вход устройства 2 защиты соединен с выходом делителя 3 напряжения и неинвертирующими входами первого 4 и второго 5 устройств сравнения, инвертирующие входы которых соединены с выходами первого 6 и второго 7 источников опорного напряжения. Выход генератора 8 соединен с входом j+1 инвертора блока инверторов 9 и с вторыми входами элементов И первого 16 и третьего 18 блоков элементов И. Выход j+1 инвертора блока инверторов соединен с вторыми входами элементов И второго 17 и четвертого 19 блоков элементов И, с управляющим входом коммутаторов первого 22 и второго 23 блоков коммутаторов и с i ˙ n+ + j ˙ m+1 входом регистрирующего устройства 1. i-й выход первого устройства 4 сравнения соединен со счетным входом i-го счетчика блока 10 счетчиков и через i-й элемент задержки первого блока элементов 20 задержки с первыми входами i-х элементов первого 16 и второго 17 блоков элементов И 1.
j-й выход второго устройства 5 сравнения соединен с входом j-го инвертора блока 9 инверторов. Выход j-го инвертора блока 9 инверторов соединен со счетным входом j-го счетчика второго блока счетчиков 11 и через j-тый элемент задержки второго блока 21 элементов задержки с первыми входами j-тых элементов И третьего 18 и четвертого 19 блоков элементов И. Выход i-го элемента И первого блока 16 элементов И соединен с входом управления записью i-го регистра памяти первого блока 12 регистров памяти. Выход i-го элемента И второго блока 17 элементов И соединен с входом управления записью i-го регистра памяти второго блока 13 регистров памяти.
Выход j-го элемента И третьего блока 18 элементов И соединен с входом управления записью j-го регистра памяти третьего 14 блока регистров памяти. Выход j-го элемента И четвертого блока 19 элементов И соединен с входом управления записью j-го регистра памяти четвертого блока 15 регистров памяти. N-й выход i-го счетчика первого блока 10 счетчиков соединен с n-м входом i-го регистров памяти первого 12 и второго 13 блоков регистров памяти.
М-й выход j-го счетчика второго блока 11 счетчиков соединен с n-м входом i-го регистра памяти третьего 14 и четвертого 15 блоков регистра памяти.
N-е выходы i-х регистров памяти первого 12 и второго 13 блоков регистров памяти соединены через i-й коммутатор первого блока компараторов 22 с i ˙ n-м входом регистрирующего устройства.
М-е выходы j-тых регистров памяти третьего 14 и четвертого 15 блоков регистров памяти соединены через j-й коммутатор второго блока коммутаторов 23 с j ˙ m-м входом регистрирующего устройства.
На фиг. 3 приведены временные диаграммы записи на регистраторе (Uвых; 1,5Uн; 1,1Uн; 0,7Uн), контролируемого напряжения Uвх для случая контроля номинального напряжения Uн(2,0Uн ≥ Uвх ≥ 0).
Устройство работает следующим образом.
Контролируемое напряжение через делитель 3 поступает на неинвертирующие (+) входы первого 4 и второго 5 устройств сравнения, где оно непрерывно сравнивается с опорными напряжениями, поступающими на инвертирующие (-) входы устройств сравнения от первого 6 и второго 7 источников опорных напряжений. Результаты сравнения в виде логических уровней "1" и "0" поступают на счетчики 10, 11 и элементы 20, 21 задержки, причем с устройства 4 результаты сравнения поступают на входы первого блока 10 счетчиков и первого блока 20 элементов задержки, а с устройства 5 результаты сравнения поступают на входы второго блока 11 счетчиков и второго блока 21 элементов задержки через блок инверторов 9. Счетчики 10 и 11 подсчитывают количество импульсов, поступающих на вход счетчиков по каждому контролируемому уровню. Делитель 3 напряжения предназначен для согласования входных напряжений устройств 4 и 5 с контролируемыми напряжениями Uвх. Устройство защиты служит для защиты входов устройств 4 и 5 от перегрузок.
Число подсчитанных импульсов по каждому контролируемому уровню с первого блока 10 счетчиков поступает на информационные входы первого 12 и второго 13 блоков регистров памяти, а с второго блока 11 счетчиков поступает на информационные входы третьего 14 и четвертого 15 блоков регистров памяти. Генератор 8 выдает прямые управляющие сигналы на первый 16 и третий 18 блоки двухвходовых элементов И, а также на j+1 инвертор блока 9.
С j+1 инвертора блока 9 инвертированные управляющие сигналы поступают на второй 17 и четвертый 19 блоки двухвходовых элементов И, первый 22 и второй 23 блоки коммутаторов и i ˙ n +j ˙ m регистрирующий вход. Блоки 16-19 двухвходовых элементов И формируют сигналы "Зап/выд", по которым информация или записываются в регистры памяти 12-15 со счетчиков 10 и 11, или выдается с них на коммутаторы 22 и 23, причем считывание информации из первого блока 10 счетчиков в блоки регистров 12 и 13 памяти происходит в разные моменты времени поочередно, то в блок 12, то в блок 13. Аналогично считывается информация из второго блока 11 счетчиков. Элементы 20 и 21 задержки необходимы для того, чтобы не происходила запись информации из счетчиков 10 и 11 в регистры памяти 12-15 во время смены информации в счетчиках. Информация с регистров 12, 13 памяти поступает на информационные входы регистрирующего устройства 1 через блок 22 коммутаторов. По управляющим сигналам, поступающим с j+1 инвертора блока 9, коммутаторы поочереди подключают регистры 12, 13 памяти к регистрирующей системе 1, причем, когда в регистре 12 памяти происходит запись информации со счетчиков 10, регистр 13 памяти подключен через коммутатор 22 к регистрирующему устройству, и наоборот. Аналогично работает блок коммутаторов 23.
Таким образом, в течение времени, равного длительности прямого или равного ему инверсного управляющего сигнала с генератора 8, происходит запись информации в регистрирующую систему. По зарегистрированной информации можно судить о качестве электрической энергии, величине, времени возникновения и количестве помех.
Формула изобретения: МНОГОУРОВНЕВЫЙ АНАЛИЗАТОР-РЕГИСТРАТОР НАПРЯЖЕНИЯ ИСТОЧНИКА ПОСТОЯННОГО ТОКА, содержащий регистрирующий блок, блок защиты, два блока сравнения, два источника опорного напряжения, генератор, делитель напряжения, блок инверторов, четыре блока регистров памяти, причем входы делителя напряжения соединены с входами анализатора-регистратора, а его выход с входом блока защиты и с неинвертирующими входами первого и второго блоков сравнения, инвертирующие входы которых соединены соответственно с i-м и j-м выходами первого и второго источников опорного напряжения, выход генератора соединен с входом одного из j + 1 элементов блока инверторов, отличающийся тем,что, с целью расширения функционнальных возможностей за счет обесечения определения сумм выбросов (провалов) напряжения по каждому контролируемому уровню в каждом временном цикле измерения, в него введены два блока коммутаторов, содержащие i и j элементов соответственно, два блока счетчиков, содержащие i и j элементов соответственно, четыре блока двухвходовых элементов И, первый и второй из которых содержат по i элементов, третий и четвертый по j элементов, два блока элементов задержки, содержащие i и j элементов соответственно, первый и второй блоки регистров памяти содержат i n-разрядных элементов соответственно, третий и четвертый блоки регистров памяти содержат j m-разрядных элементов, выходы первого блока сравнения соединены со счетными входами соответствующих элементов первого блока счетчиков непосредственно и через соответствующий элемент первого блока элементов задержки с первыми входами элементов первого и второго блоков двухвходовых элементов И, вторые входы элементов первого блока двухвходовых элементов И соединены с вторыми входами элементов третьего блока двухвходовых элементов И и с выходом генератора, вторые входы элементов второго блока двухвходовых элементов И соединены с вторыми входами элементов четвертого блока двухвходовых элементов И, с выходом (j + 1)-го элемента блока инверторов, с управляющими входами блоков коммутаторов и с (i · n + j · m + 1)-м входом регистрирующего блока, первая группа i · n входов которого соединена с соответствующими выходами элементов первого блока коммутаторов, вторая группа j · m входов которого соединена с соответствующими выходами элементов второго блока коммутаторов, первые группы m входов каждого элемента которого соединены соответственно с выходами элементов третьего блока регистров памяти, вторые группы m входов соответственно с выходами элементов четвертого блока регистров памяти, первые группы n входов каждого элемента первого блока коммутаторов соединены соответственно с выходами элементов первого блока регистров памяти, вторые группы n входов соответственно с выходами элементов второго блока регистров памяти, n информационных входов каждого из элементов которого соединены соответственно с n информационными входами каждого из элементов первого блока регистров памяти и выходами соответствующего элемента первого блока счетчиков, входы "Сброс" которых, а также входы "Сброс" элементов второго блока счетчиков и элементов блоков регистров памяти объединены и соединены с шиной "Сброс", m информационных входов каждого из элементов третьего блока регистров памяти соединены соответственно с m информационными входами каждого из элементов четвертого блока регистров памяти и соответствующими выходами элементов второго блока счетчиков, входы "запись-выдача" каждого из элементов четырех блоков регистров памяти соединены с выходами соответствующих элементов четырех блоков двухвходовых элементов И, первые входы элементов третьего блока с первыми входами соотвествующих элементов четвертого блока и через соответствующие элементы блока задержки со счетными входами элементов второго блока счетчиков и с выходами соответствующих элементов блока инверторов, входы которых соединены с соответствующими выходами второго блока сравнения.