Forbidden

You don't have permission to access /zzz_siteguard.php on this server.

УСТРОЙСТВО ДЛЯ ДЕШИФРАЦИИ ФИБОНАЧЧИЕВЫХ P-КОДОВ - Патент РФ 2050691
Главная страница  |  Описание сайта  |  Контакты
УСТРОЙСТВО ДЛЯ ДЕШИФРАЦИИ ФИБОНАЧЧИЕВЫХ P-КОДОВ
УСТРОЙСТВО ДЛЯ ДЕШИФРАЦИИ ФИБОНАЧЧИЕВЫХ P-КОДОВ

УСТРОЙСТВО ДЛЯ ДЕШИФРАЦИИ ФИБОНАЧЧИЕВЫХ P-КОДОВ

Патент Российской Федерации
Суть изобретения: Изобретение относится к автоматике и вычислительной технике и может быть использовано в вычислительных машинах для преобразования p кодов Фибоначчи в унитарный код. Целью изобретения является расширение области применения и повышение помехоустойчивости за счет дешифрации пакетных p кодов Фибоначчи и обнаружения ошибок в поступающей информации. Это достигается путем введения в устройство для дешифрации фибоначчиевых p кодов двух элементов ИЛИ и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с соответствующими связями. 1 ил.
Поиск по сайту

1. С помощью поисковых систем

   С помощью Google:    

2. Экспресс-поиск по номеру патента


введите номер патента (7 цифр)

3. По номеру патента и году публикации

2000000 ... 2099999   (1994-1997 гг.)

2100000 ... 2199999   (1997-2003 гг.)
Номер патента: 2050691
Класс(ы) патента: H03M7/36, H03M13/00
Номер заявки: 5022549/09
Дата подачи заявки: 13.01.1992
Дата публикации: 20.12.1995
Заявитель(и): Ткаченко А.В.; Помельников С.В.
Автор(ы): Ткаченко А.В.; Помельников С.В.
Патентообладатель(и): Краснодарское высшее военное командно-инженерное училище ракетных войск
Описание изобретения: Изобретение относится к автоматике и вычислительной технике и может быть использовано в вычислительных машинах для преобразования р-кодов Фибоначчи в унитарный код.
Известен шифратор фибоначчиевых р-кодов. Основной недостаток его узкая область применения, неспособность дешифрации р-кодов Фибоначчи и неспособность обнаружения ошибок в информации, так как не используются контролирующие способности кода и из-за соответствующего построения связей, структурная схема дешифратора четырехразрядного кода, а также низкая помехоустойчивость из-за неспособности контроля поступающей информации и из-за неспособности использовать помехоустойчивые коды.
Наиболее близкой к предлагаемому по технической сущности является схема трехразрядного линейного дешифратора, которая состоит из блока входов, блока элементов И и блока выходов, причем второй, четвертый и шестой являются инверсными соответственно по отношению к первому, третьему и пятому входам, входы дешифратора составляют блок входов, первый вход блока входов соединен с первыми входами пятого, шестого, седьмого и восьмого элементов И блока элементов И, второй вход соединен с первыми входами первого, второго, третьего и четвертого элементов И, третий вход соединен с вторыми входами третьего, четвертого, седьмого и восьмого элементов И, четвертый вход соединен с вторыми входами первого, второго, пятого и шестого элементов И, пятый вход соединен с третьими входами второго, четвертого, шестого и восьмого элементов И, шестой вход соединен с третьими входами первого, третьего, пятого и седьмого элементов И, выходы элементов И составляют блок выходов и являются выходами дешифратора.
Основные недостатки прототипа низкая помехоустойчивость из-за неспособности использовать помехоустойчивые коды и необнаружения ошибок в поступающей информации.
Цель изобретения расширение области применения, повышение помехоустойчивости за счет использования (дешифрации) пакетных р-кодов Фибоначчи и обнаружения ошибок в поступающей информации.
Это достигается тем, что в устройство, содержащее блок входов, блок элементов И и блок выходов, введены два элемента ИЛИ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, контрольный выход и соответствующие связи, причем входы устройства составляют блок входов, первый вход которого соединен с первыми прямыми входами первого, четвертого, шестого, восьмого, одиннадцатого и четырнадцатого элементов И, с первыми инверсными входами второго, третьего, пятого, седьмого, девятого, десятого, двенадцатого и тринадцатого элементов И, а также с первым входом второго элемента ИЛИ, второй вход соединен с первыми инверсными входами первого, четвертого, шестого, восьмого, одиннадцатого и четырнадцатого элементов И, с первыми прямыми входами второго, девятого и двенадцатого элементов И, с вторыми инверсными входами третьего, пятого, седьмого, десятого и тринадцатого элементов И, а также с вторым входом второго элемента ИЛИ. Третий вход устройства соединен с вторыми инверсными входами первого, шестого, восьмого и одиннадцатого элементов И, с вторыми прямыми входами второго, четвертого, девятого, двенадцатого и четырнадцатого элементов И, с первыми прямыми входами третьего и тринадцатого элементов И, с третьими инверсными входами пятого, седьмого и десятого элементов И, а также с третьим входом второго элемента ИЛИ, Четвертый вход устройства соединен с третьими инверсными входами первого, восьмого и одиннадцатого элементов И, с вторыми инверсными входами второго, девятого и двенадцатого элемента И, с вторыми прямыми входами третьего, шестого и тринадцатого элементов И, с третьими прямыми входами четвертого и четырнадцатого элементов И, с первым прямым входом пятого элемента И, с четвертыми инверсными входами седьмого и десятого элементов И, а также с четвертым входом второго элемента ИЛИ. Пятый вход устройства соединен с четвертыми инверсными входами первого и одиннадцатого элементов И, с третьими инверсными входами второго, третьего, двенадцатого и тринадцатого элементов И, с вторыми инверсными входами четвертого и четырнадцатого элементов И, с вторыми прямыми входами пятого и восьмого элементов И, с третьим прямым входом шестого элемента И, с первым прямым входом седьмого элемента И, с третьим прямым входом девятого элемента И, с пятым инверсным входом десятого элемента И, а также с пятым входом второго элемента ИЛИ, шестой вход устройства соединен с пятым инверсным входом первого элемента И, с четвертыми инверсными входами второго, третьего и пятого элементов И, с третьими инверсными входами четвертого и шестого элементов И, с вторыми прямыми входами седьмого и одиннадцатого элементов И, с третьими прямыми входами восьмого, двенадцатого и тринадцатого элементов И, с четвертыми прямыми входами девятого и четырнадцатого элементов И, с первым прямым входом десятого элемента И, а также с шестым входом второго элемента ИЛИ. Седьмой вход устройства соединен с шестым инверсным входом первого элемента И, с пятыми инверсными входами второго, третьего, пятого и седьмого элементов И, с четвертыми инверсными входами четвертого, шестого и восьмого элементов, с третьим инверсным входом девятого элемента И, с вторым прямым входом десятого элемента И, с третьим прямым входом одиннадцатого элемента И, с четвертыми прямыми входами двенадцатого и тринадцатого элементов И, с пятым прямым входом четырнадцатого элемента И, а также с седьмым входом второго элемента ИЛИ, выход которого соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого является контрольным выходом устройства, а второй вход которого соединен с выходом первого элемента ИЛИ, четырнадцать входов которого соединены с выходами четырнадцати элементов И и с четырнадцатью выходами устройства так, что i-й вход первого элемента ИЛИ соединен с выходом i-го элемента И и с i-м выходом устройства, выходы устройства составляют блок выходов.
Таким образом, сущность изобретения состоит в расширении области применения, повышении помехоустойчивости за счет использования (дешифрации) пакетных р-кодов Фибоначчи и обнаружения ошибок в поступающей информации путем введения двух элементов ИЛИ, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, контрольного выхода и соответствующих связей.
Одним из основных путей повышения надежности вычислительной техники является введение избыточности.
Наиболее эффективным является введение естественной избыточности. Например, путем использования фибоначчиевых р-кодов, кодов с иррациональными основаниями.
Любое натуральное n-разрядное число А в фибоначчиевой р-системе счисления представимо следующим многочленом:
Aasϕp(S) (1)
Условие
as-1, as 1 при (S-j)≅ A- akϕp(K)< (S-j) as 0, при (S-j)> A- akϕp(K) (2) задает пакетную форму изображений чисел, характеризующуюся наличием пакетов из р следующих подряд единиц, разделенных не менее чем одним нулем.
Мощность n-разрядного пакетного фибоначчиевого р-кода, составляет (n-j) Mpn(n), а число единиц в коде wpn(n) wpn(n-1) + wpn(n p 1) + pMpn(n p 1); wpn(1) wpn(p) 1.
Дешифрация устройством производится обратным преобразованием условия (2). Контроль ошибок в поступающих комбинациях р-кодов Фибоначчи производится за счет организации связей таким образом, что искаженная информация при поступлении на входы устройства не проходит на выход последнего, за исключением случая, когда искажение приводит к трансформации одной разрешенной комбинации в другую. Но так как применяемая система счисления с естественной избыточностью значительно снижает вероятность такого события, вероятность обнаружения ошибки велика. Т.е. контроль осуществляется сравнением наличия сигналов на входах и на выходах устройства. Если сигналы и на выходах, и на входах отсутствуют или если сигналы на входах и на выходах есть, то информация без ошибок. Если на входах есть сигналы, а на выходах нет, значит информация искажена. Функции сравнения выполняет элемент ИСКЛЮЧАЮЩЕЕ ИЛИ. Сигнал о поступлении искаженной комбинации формирует элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и выдает на контрольный выход. Информация, снимаемая с контрольного выхода, может использоваться для вычисления интенсивности ошибок, для стирания записанной искаженной информации и для переспроса в системах с обратной связью.
На чертеже изображена структурная схема дешифратора фибоначчиевых 2-кодов (для n 7).
Она содержит блок 1 входов, блок 2.1-2.14 элементов И, блок 3 выходов, первый элемент ИЛИ 4, элемент исключающее ИЛИ 5, контрольный выход 6 и второй элемент ИЛИ 7, причем семь входов устройства составляют блок 1 входов, первый вход которого соединен с первыми прямыми входами элементов И 2.1, 2.4, 2.6, 2.8, 2.11 и 2.14, с первыми инверсными входами элементов И 2.2, 2.3, 2.5, 2.7, 2.9, 2.10, 2.12 и 2.13, а также с первым входом второго элемента ИЛИ 7.
Второй вход устройства соединен с первыми инверсными входами элементов И 2.1, 2.4, 2.6, 2.8, 2.11 и 2.14, с первыми прямыми входами элементов И 2.2; 2.9 и 2.12. с вторыми инверсными входами элементов И 2.3, 2.5, 2.7, 2.10 и 2.13, а также с вторым входом второго элемента ИЛИ 7, третий вход устройства соединен с вторыми инверсными входами элементов И 2.1, 2.6, 2.8 и 2.11, с вторыми прямыми входами элементов И 2.2, 2.4, 2.9, 2.12 и 2.14, с первыми прямыми входами элементов И 2.3 и 2.13, с третьими инверсными входами элементов И 2.5, 2.7 и 2.10, а также с третьим входом второго элемента ИЛИ 7.
Четвертый вход устройства соединен с третьими инверсными входами элементов И 2.1, 2.8 и 2.11, с вторыми инверсными входами элементов И 2.2, 2.9 и 2.12, с вторыми прямыми входами элементов И 2.3, 2.6 и 2.13, с третьими прямыми входами элементов И 2.4 и 2.14, с первым прямым входом элемента И 2.5, с четвертыми инверсными входами элементов И 2.7 и 2.10, а также с четвертым входом второго элемента ИЛИ 7.
Пятый вход устройства соединен с четвертыми инверсными входами элементов И 2.1 и 2.11, с третьими инверсными входами элементов И 2.2, 2.3, 2.12 и 2.13, с вторыми инверсными входами элементов И 2.4 и 2.14, с вторыми прямыми входами элементов И 2.5 и 2.8, с третьим прямым входом элемента И 2.6, с первым прямым входом элемента И 2.7, с третьим прямым входом элемента И 2.9, с пятым инверсным входом элемента И 2.10, а также с пятым входом второго элемента ИЛИ 7, шестой вход устройства соединен с пятым инверсным входом элемента И 2.1, с четвертыми инверсными входами элементов И 2.2, 2.3 и 2.5, с третьими инверсными входами элементов И 2,4 и 2.6, с вторыми прямыми входами элементов И 2.7 и 2.11, с третьими прямыми входами 2.8, 2.12 и 2.13 с четвертыми прямыми входами элементов И 2.9 и 2.14, с первым прямым входом элемента И 2.10, а также с шестым входом второго элемента ИЛИ 7.
Седьмой вход устройства соединен с шестым инверсным входом элемента И 2.1, с пятыми инверсными входами элементов И 2.2, 2.3, 2.5 и 2.7, с четвертыми инверсными входами элементов И 2.4, 2.6 и 2.8, с третьим инверсным входом элемента И 2.9, с вторым прямым входом элемента И 2.10, с третьим прямым входом элемента И 2.11 с четвертыми прямыми входами элементов И 2.12 и 2.13 с пятым прямым входом элемента И 2.14, а также с седьмым входом второго элемента ИЛИ 7, выход которого соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого является контрольным выходом устройства, а второй вход которого соединен с выходом первого элемента ИЛИ 4, четырнадцать входов которого соединены с выходами элементов И 2.1-2.14 и с четырнадцатью выходами устройства так, что i-й вход второго элемента ИЛИ 4 соединен с i-м выходом элемента И 2.i и с i-м выходом устройства, выходы устройства составляют блок 3 выходов.
Блок 1 входов принимает комбинации и передает их по соответствующим связям на входы элементов И 2.1-2,14 и второго элемента ИЛИ 7.
Блок 2 элементов И производит дешифрацию неискаженной комбинации фибоначчиевого р-кода в унитарный код числа.
Блок 3 выходов выдает унитарный код числа из устройства.
Первый элемент ИЛИ 4 объединяет выходы элементов И 2.1-2.14.
Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 5 формирует единичный сигнал, фиксирующий поступление на входы устройства искаженной комбинации.
Контрольный выход 6 выдает единичный сигнал о поступлении на входы устройства искаженной комбинации.
Второй элемент ИЛИ 7 объединяет входы устройства.
Введенные в устройство первый элемент ИЛИ 4, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 5, контрольный выход 6, второй элемент ИЛИ 7 и соответствующие связи обеспечивают работу устройства согласно назначению и являются существенными отличиями от прототипа.
Устройство работает следующим образом.
Если на блок 1 входов устройства информация не поступает или поступила нулевая комбинация, то на выходах устройства также будет нулевая комбинация, на выходах первого элемента ИЛИ 4 и второго элемента ИЛИ 7 появятся нулевые сигналы и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 5 не сформирует сигнала о поступлении искаженной комбинации на блок 1 входов.
Если на блок 1 входов поступила ненулевая неискаженная комбинация фибоначчиевого р-кода, то на выходах устройства установится унитарный код числа, при этом с выхода первого элемента ИЛИ 4 и с выхода второго элемента ИЛИ 7 соответственно на первый и второй входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 5 поступят единичные сигналы и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 5 не сформирует сигнал о поступлении искаженной комбинации.
Если на блок 1 входов поступила ненулевая искаженная комбинация, то на выходах блока 3 выходов установится нулевая комбинация. На выходе первого элемента ИЛИ 4 появится нулевой сигнал, а на выходе второго элемента ИЛИ 7 единичный сигнал и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 5 сформирует единичный сигнал, фиксирующий поступление ненулевой искаженной комбинации на блок 1 входов устройства.
Контрольный выход 6 выдаст из устройства сигнал, сформированный элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 5.
Формула изобретения: УСТРОЙСТВО ДЛЯ ДЕШИФРАЦИИ ФИБОНАЧЧИЕВЫХ P-КОДОВ, содержащее блок входов, блок элементов И и блок выходов, отличающееся тем, что в него введены два элемента ИЛИ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, контрольный выход и соответствующие связи, причем входы устройства составляют блок входов, первый вход которого соединен с первыми прямыми входами первого, четвертого, шестого, восьмого, одиннадцатого и четырнадцатого элементов И, с первыми инверсными входами второго, третьего, пятого, седьмого, девятого, десятого, двенадцатого и тринадцатого элементов И, а также с первым входом второго элемента ИЛИ, второй вход устройства соединен с первыми инверсными входами первого, четвертого, шестого, восьмого, одиннадцатого и четырнадцатого элементов И, с первым прямым входом второго, девятого и двенадцатого элементов И, вторыми инверсными входами третьего, пятого, седьмого, десятого и тринадцатого элементов И, а также с вторым входом второго элемента ИЛИ, третий вход устройства соединен с вторыми инверсными входами первого, шестого, восьмого, одиннадцатого элементов И, вторыми прямыми входами второго, четвертого, девятого, двенадцатого и четырнадцатого элементов И, первыми прямыми входами третьего и тринадцатого элементов И, третьими инверсными входами пятого, седьмого и десятого элементов И, а также с третьим входом второго элемента ИЛИ, четвертый вход устройства соединен с третьими инверсными входами первого, восьмого и одиннадцатого элементов И, вторыми инверсными входами второго, девятого и двенадцатого элементов И, вторыми прямыми входами третьего, шестого и тринадцатого элементов И, третьими прямыми входами четвертого и четырнадцатого элементов И, первым прямым входом пятого элемента И, четвертыми инверсными входами седьмого и десятого элементов И, а также с четвертым входом второго элемента ИЛИ, пятый вход устройства соединен с четвертыми инверсными входами первого и одиннадцатого элементов И, третьими инверсными входами второго, третьего, двенадцатого и тринадцатого элементов И, вторыми инверсными входами четвертого и четырнадцатого элементов И, вторыми прямыми входами пятого и восьмого элементов И, третьим прямым входом шестого элемента И, первым прямым входом седьмого элемента И, третьим прямым входом девятого элемента И, пятым инверсным входом десятого элемента И, а также с пятым входом второго элемента ИЛИ, шестой вход устройства соединен с пятым инверсным входом первого элемента И, четвертыми инверсными входами второго, третьего и пятого элементов И, третьими инверсными входами четвертого и шестого элементов И, вторыми прямыми входами седьмого и одиннадцатого элементов И, третьими прямыми входами восьмого, двенадцатого и тринадцатого элементов И, четвертыми прямыми входами девятого и четырнадцатого элементов И, первым прямым входом десятого элемента И, а также с шестым входом второго элемента ИЛИ, седьмой вход устройства соединен с шестым инверсным входом первого элемента И, пятыми инверсными входами второго, третьего, пятого и седьмого элементов И, четвертыми инверсными входами четвертого, шестого и восьмого элементов И, третьим инверсным входом девятого элемента И, вторым прямым входом десятого элемента И, третьим прямым входом одиннадцатого элемента И, четвертыми прямыми входами двенадцатого и тринадцатого элементов И, пятым прямым входом четырнадцатого элемента И, а также с седьмым входом второго элемента ИЛИ, выход которого соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого является контрольным выходом устройства, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с выходом первого элемента ИЛИ, четырнадцать входов которого соединены с выходами четырнадцати элементов И и четырнадцатью выходами устройства так, что i-й вход первого элемента ИЛИ соединен с выходом i-го элемента И и i-м выходом устройства, выходы устройства составляют блок выходов устройства.