Главная страница  |  Описание сайта  |  Контакты
АДАПТИВНЫЙ ДЕЛЬТА-КОДЕК
АДАПТИВНЫЙ ДЕЛЬТА-КОДЕК

АДАПТИВНЫЙ ДЕЛЬТА-КОДЕК

Патент Российской Федерации
Суть изобретения: Кодек содержит кодер, состоящий из компаратора и первого декодера, а также второй декодер, выполненный идентично первому. Первый вход компаратора соединен с источником аналогового сигнала, второй вход соединен с аналоговым выходом первого декодера. Декодер содержит два регистра сдвига, интеграторы, умножитель, элемент задержки и цифроаналоговый преобразователь с логарифмической характеристикой. Введение в кодек цифроаналогового преобразователя с логарифмической характеристикой преобразования позволяет увеличить отношение сигнал/шум и повысить качество восстановления сигнала при работе с речевым сигналом, введение между источником частоты дискретизации и вторым регистром сдвига элемента задержки позволяет повысить точность передачи аналоговых сигналов, уменьшить шумы квантования и снизить частоту дискретизации. 4 ил.
Поиск по сайту

1. С помощью поисковых систем

   С помощью Google:    

2. Экспресс-поиск по номеру патента


введите номер патента (7 цифр)

3. По номеру патента и году публикации

2000000 ... 2099999   (1994-1997 гг.)

2100000 ... 2199999   (1997-2003 гг.)
Номер патента: 2053566
Класс(ы) патента: G08C19/02
Номер заявки: 5020838/09
Дата подачи заявки: 09.01.1992
Дата публикации: 27.01.1996
Заявитель(и): Удинцев Владимир Николаевич; Юрченко Михаил Валентинович
Автор(ы): Удинцев Владимир Николаевич; Юрченко Михаил Валентинович
Патентообладатель(и): Удинцев Владимир Николаевич; Юрченко Михаил Валентинович
Описание изобретения: Изобретение относится к цифровой импульсной технике и может быть использовано для передачи аналоговой информации по цифровым каналам связи.
Известен вариант адаптивного дельта-кодека (АДК), функционирующего по алгоритму Грифкиса-Рименса [1] и содержащего декодер и второй кодер, причем кодер выполнен в виде первого декодера, аналоговый выход которого соединен с первым входом компаратора напряжений, второй выход которого соединен с источником аналогового сигнала, а выход компаратора подключен к входу первого декодера. Выход кодера связан со входом второго декодера через линию связи.
К недостаткам такого решения и аналогичных ему можно отнести пониженное быстродействие цепи адаптации. Даже при соединении входа первого интегратора с первым выходом второго сдвигового регистра пороговое число m 3, т. е. реакция цепи адаптации шага начинается только при повторении более трех одинаковых символов в передаваемой дельта-последовательности. Кроме того, крайне затруднен подбор величины оптимальной постоянной времени первого интегратора. При малой постоянной времени первого интегратора. При малой постоянной времени первого интегратора практически не снижаются шумы квантования, так как шаг квантования становится примерно равным среднему значению аналогового сигнала и работа декодера практически аналогична классической схеме без цепей адаптации, за исключением случая "свободного" канала, когда шумы квантования резко снижаются по сравнению с классической схемой. При большой постоянной времени первого интегратора работа цепи адаптации становится слишком "медленной", кодек имеет низкую перегрузочную способность, резко возрастают искажения пиков сигнала, снижается разборчивость. Все эти явления достаточно широко известны и изучены, существует также немало рекомендаций и по выбору оптимальной постоянной времени первого интегратора, однако они не снимают принципиальных ограничений.
Целью предложения является повышение точности передачи аналоговых сигналов, уменьшение шумов квантования, увеличение перегрузочной способности кодека и снижение частоты дискретизации.
Введение в дельта-кодек цифроаналогового преобразователя после второго сдвигового регистра позволяет увеличить быстродействие цепей адаптации кодека к величине мгновенного напряжения аналогового сигнала, что позволяет, в свою очередь, снизить шумы квантования за счет более оптимального подбора шага квантования, адаптированного к величине мгновенного напряжения входного аналогового сигнала. Это позволяет при неизменной частоте дискретизации существенно упростить фильтры низких частот, служащие для снижения шумов квантования, либо снизить частоту дискретизации.
В зависимости от требований, предъявляемых к схеме кодека, разрядность второго сдвигового регистра и ЦАП может изменяться в частности, для передачи речевых сигналов с полосой частот 50-3400 Гц и частотой дискретизации 32 кГц вполне достаточными являются четырехразрядные схемы сдвигового регистра и ЦАП. При повышении требований к качеству аналогового сигнала частота дискретизации и разрядность сдвигового регистра и ЦАП могут быть увеличены, а при снижении уменьшены.
Простота реализации ЦАП, допустим, в виде Р-2Р или резистивных схем, достаточная для практических целей точность, повторяемость и стабильность характеристик позволяют обеспечить массовое производство с достаточной стабильностью технологических разбросов, отсутствующей, например, при построении цепей адаптации на транзисторных или диодных элементах. Устойчивость дельта-модулированных потоков информации к сбоям в каналах связи (допустимая вероятность ошибок Рош10-2) по сравнению с импульсно-кодовой модуляцией (Рош 10-8) снижает требования к цифровым каналам связи, что, естественно, ведет к их удешевлению. Кроме того, предложенная схема кодека за счет максимально возможного использования цифровых элементов легко может быть выполнена в виде БИС, например, по n-МОП-технологии, что также ведет к удешевлению ее производства.
На фиг. 1 приведена функциональная схема адаптивного дельта-кодека; на фиг. 2 функциональная схема кодера; на фиг. 3 схема простейшего ЦАП; на фиг. 4 возможный вариант реализации умножителя.
Предложенное устройство состоит из кодера 1, в состав которого входит компаратор 2 и первый декодер 3. Выход кодера через линию связи 4 соединен со входом второго декодера 5. Оба декодера полностью идентичны и каждый содержит первый регистр сдвига 6, выходы которого через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 7 соединены со входом "Р" второго регистра сдвига 8, цифроаналоговый преобразователь 9, интегратор 10, умножитель 11, интегратор 12. Номиналы сопротивлений простейшего цифроаналогового преобразователя (см. фиг. 3) подобраны таким образом, что обеспечивается логарифмическая зависимость напряжения на его выходе в зависимости от количества логических единиц на выходе регистра сдвига 8.
Устройство работает следующим образом (см. фиг. 2). Поскольку работа декодеров полностью идентична, рассмотрим работу только кодера. Пусть с источника аналоговых сигналов поступает положительная полуволна синусоидального напряжения, т. е. напряжение на первом входе компаратора 2 нарастает. В этом случае на выходе компаратора 1 появится напряжение логической "1", которое с частотой дискретизации будет записано в первый сдвиговый регистр 6, и при появлении на выходах регистра 6 логических единиц на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 7 появится логический "0", разрешающий работу второго регистра 8. Поскольку на вход D регистра 8 постоянно подана логическая "1", а на С-вход напряжение с источника частоты дискретизации подано через элемент задержки 13 со временем задержки, превышающим время распространения сигнала в первом регистре 6 и элементе ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 7, то при этом происходит запись логических единиц в разряды регистра 8. Сначала логическая единица записывается в первый, затем во второй и т. д. разряды регистра 8. Напряжение на выходе логарифмического ЦАП 9 начинает возрастать, также возрастает (со сдвигом на 90о) и напряжение на выходе первого интегратора 10. Поскольку в этот момент времени на выходе первого регистра 6 установлено напряжение логической единицы, то на выходе умножителя 11 также появляется нарастающее напряжение, повторяющее по форме напряжение на выходе первого интегратора 10. С выхода умножителя 11 нарастающее напряжение подается на второй интегратор 12, и на его выходе также начинает нарастать напряжение до тех пор, пока оно не превысит напряжения, поданного на первый вход компаратора 2. При превышении выходным напряжением интегратора 12 напряжения с источника аналоговых сигналов выход компаратора 2 устанавливается в логический "0", т. е. поток логических единиц в дельта-последовательности заменяется "0"-битом. В этом случае с приходом тактового импульса "0"-бит записывается в первый сдвиговый регистр 6, на втором выходе которого сохраняется логическая "1". На выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 7 также появляется логическая "1", обнуляющая второй регистр 8. На выходе ЦАП 9 напряжение падает до нуля, на выходе первого интегратора 10 напряжение начинает убывать со скоростью, пропорциональной постоянной времени первого интегратора. Поскольку в этот момент времени на выходе "1" первого регистра 6 установлен логический "0", умножитель 11 меняет знак напряжения на своем выходе (считаем, что напряжение на выходе первого интегратора 10 примерно равно предыдущему). Напряжение на выходе интегратора 12 также начинает убывать со скоростью, пропорциональной постоянной времени интегратора 12 и величине напряжения (отрицательной полярности), поступающего с выхода умножителя 11.
Если с приходом следующего тактового импульса напряжение с выхода источника аналоговых сигналов будет превышать напряжение на выходе интегратора 12, то на выходе компаратора 2 вновь появится логическая "1", которая будет записана в регистр 6, но реакция цепи адаптации наступит лишь при повторении двух и более логических единиц на выходе компаратора. В то же время появление логической единицы на выходе "1" первого регистра 6 приведет к смене знака напряжения на выходе умножителя 11 и напряжение на выходе интегратора 12 будет нарастать. Поскольку в это время на выходе второго регистра 8 принудительно установлен логический "0", то напряжение на выходе первого интегратора 10 будет уменьшаться, осуществляя тем самым адаптацию шага квантования кодера.
Если же с приходом следующего тактового импульса напряжение с выхода источника аналоговых сигналов будет по-прежнему меньше напряжения на выходе интегратора 12, то логический "0" на выходе компаратора будет записан в сдвиговый регистр 2, на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ вновь появится логический "0", разрешающий работу регистра 8, и в него будет записана логическая "1". Далее работа схемы идентична описанной работе для случая повторяющихся логических "1" на выходе компаратора 2 с той лишь разницей, что напряжение на выходе интегратора 12 будет уменьшаться. В то же время напряжение на выходе первого интегратора 10 по-прежнему будет нарастать, осуществляя тем самым адаптацию шага квантования ротора.
Таким образом, напряжение на выходе первого интегратора 10 пропорционально шагу квантования и изменяется в зависимости от плотности одинаковых символов в дельта-модулированной цифровой последовательности. Введение логарифмической характеристики преобразования ЦАП 9 позволяет наиболее полно учесть специфический характер речевого сигнала и обеспечить тем самым максимальное отношение сигнал/шум в восстановленном сигнале, сохранив при этом устойчивость дельта-модулированной последовательности к сбоям и помехам в цифровом канале связи.
Формула изобретения: АДАПТИВНЫЙ ДЕЛЬТА-КОДЕК, содержащий на передающей стороне кодер, выполненный на компараторе и декодере, аналоговый выход которого подключен к первому входу компаратора, второй вход которого является информационным входом дельта-кодека, выход соединен с входом декодера, цифровой выход которого через линию связи соединен на приемной стороне с входом декодера, декодеры передающей и приемной стороны выполнены на первом регистре сдвига, D-вход которого является входом каждого декодера, C-вход которого является задающим входом частоты дискретизации, первый и второй выходы первого регистра сдвига соединены соответственно с входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, второй выход первого регистра сдвига является цифровым выходом каждого декодера, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ подключен к R-входу второго регистра сдвига, D-вход которого является единичным входом каждого декодера, первый интегратор, выход которого соединен с первым входом умножителя, второй вход которого подключен к первому выходу первого регистра сдвига, выход умножителя соединен с входом второго интегратора, выход которого является аналоговым выходом каждого декодера, отличающийся тем, что в декодеры передающей и приемной сторон введены цифроаналоговый преобразователь с логарифмической характеристикой и элемент задержки, выходы второго регистра сдвига через цифроаналоговый преобразователь с логарифмической характеристикой соединены с входом первого интегратора, вход элемента задержки объединен с C-входом первого регистра сдвига, выход подключен к C-входу второго регистра сдвига.