Главная страница  |  Описание сайта  |  Контакты
ТРЕХСТАБИЛЬНЫЙ СЧЕТНЫЙ ТРИГГЕР (ВАРИАНТЫ)
ТРЕХСТАБИЛЬНЫЙ СЧЕТНЫЙ ТРИГГЕР (ВАРИАНТЫ)

ТРЕХСТАБИЛЬНЫЙ СЧЕТНЫЙ ТРИГГЕР (ВАРИАНТЫ)

Патент Российской Федерации
Суть изобретения: Область применения: изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники, работающих в условиях воздействия электрических помех, разрядов статического электричества. Трехстабильный счетный триггер содержит тактируемые двухстабильные D-триггеры 1, 2, элементы ИЛИ-НЕ 3, 4, двухразрядный сумматор 5, резисторы 6, 7, 8, конденсатор 9, диоды 10, 11, шину источника питания 12, общую шину 13, шину счетных сигналов 14, выходные шины 15, 16. 1 з.п. ф-лы, 2 ил.
Поиск по сайту

1. С помощью поисковых систем

   С помощью Google:    

2. Экспресс-поиск по номеру патента


введите номер патента (7 цифр)

3. По номеру патента и году публикации

2000000 ... 2099999   (1994-1997 гг.)

2100000 ... 2199999   (1997-2003 гг.)
Номер патента: 2093955
Класс(ы) патента: H03K3/29
Номер заявки: 93019858/09
Дата подачи заявки: 16.04.1993
Дата публикации: 20.10.1997
Заявитель(и): Всероссийский научно-исследовательский институт экспериментальной физики
Автор(ы): Шишкин Г.И.; Дикарев И.И.
Патентообладатель(и): Всероссийский научно-исследовательский институт экспериментальной физики
Описание изобретения: Изобретение относится к области импульсной техники и может быть использовано в устройствах вычислительной техники и систем управления, работающих в условиях воздействия электромагнитных помех, разрядов статического электричества.
Известны многостабильные пересчетные схемы, построенные с применением двух тактируемых многостабильных триггеров (МТ), асинхронных МТ и асинхронных двоичных коммутируемых триггеров по числу состояний МТ, МТ и с запоминающего регистра, на полусчетных кольцах. Известна трехстабильная пересчетная схема (см. И.Н. Букреев и др. Микроэлектронные схемы цифровых устройств, М. Радио и связь, 1990, с. 257, рис.6.24а), содержащая трехстабильный триггер, построенный на трех трехвходовых элементах И-НЕ, и три коммутирующих двухстабильных RS-триггера, построенных каждый на двухвходовом и трехвходовом элементах И-НЕ. Выходы коммутирующих триггеров соединены с соответствующими входами трехстабильного триггера.
Недостатком описанного выше устройства является низкая помехоустойчивость, обусловленная отсутствием специальных технических мер защиты триггерных структур, входящих в состав устройства, от электромагнитных импульсных помех.
Известен трехстабильный счетный триггер (см. авт. св. СССР N 585591, кл. H 08 K 3/286, опублик. 25.12.77, БИ N 47), который является прототипом изобретения, содержит три RS-триггера, каждый из которых выполнен на трехвходовом и двухвходовом логических элементах И-НЕ с перекрестными связями, схему управления, содержащую три трехвходовых выходных логических элемента И-НЕ, а также содержит три выхода и шину счетных сигналов. Выходы двухвходовых элементов И-НЕ являются первыми выходами соответствующих RS-триггеров. Первые и вторые входы двухвходовых элементов И-НЕ являются соответственно первыми и вторыми входами соответствующих RS-триггеров. Первые и вторые входы трехвходовых элементов И-НЕ являются соответственно третьими и четвертыми входами соответствующих RS-триггеров. Первые входы первого, второго и третьего трехвходовых выходных элементом И-НЕ являются соответственно первым, вторым и третьим входами схемы управления. Вторые входы первого, второго и третьего трехвходовых выходных элементом И-НЕ являются соответственно четвертым, пятым и шестым входами схемы управления. Третьи входы первого, второго и третьего трехвходовых выходных элементом И-НЕ являются соответственно седьмым, восьмым и девятым входами схемы управления. Выходы первого, второго и третьего трехвходовых выходных элементом И-НЕ являются соответственно первым, вторым и третьим выходами схемы управления. Первые выходы каждого из RS-триггеров соединены соответственно с первым, вторым и третьим входами схемы управления, выходы которой являются соответствующими выходами устройства. Первые входы RS-триггеров соединены с шиной счетных сигналов. Вторые входы первого и третьего RS-триггеров соединены между собой. Вторые входы первого, второго и третьего RS-триггеров соединены с третьими входами соответственно третьего, первого и второго RS-триггеров. Четвертый вход первого RS-триггера соединен с четвертым и шестым входами схемы управления и с ее вторым выходом. Четвертый вход второго RS-триггера соединен с пятым и седьмым входами схемы управления и с ее третьим выходом. Четвертый вход третьего RS-триггера соединен с восьмым и девятым входами схемы управления и с ее первым выходом.
Недостатком триггера-прототипа также является низкая помехоустойчивость, обусловленная отсутствием мер защиты триггерных структур, входящих в его состав, от электромагнитных импульсных помех.
Решение указанной задачи в первом варианте достигается тем, что в трехстабильный счетный триггер, содержащий шину счетных сигналов, соединенную с первыми входами первого и второго двухстабильных триггеров, инверсные выходы которых соединены соответственно с первым и вторым входами блока управления, две выходные шины, введены двухразрядный сумматор, три резистора, первый и второй диоды и конденсатор, причем двухстабильные триггеры выполнены по КМОП технологии в виде тактируемых D-триггеров, первые входы которых являются тактовыми входами, первый вход первого разряда двухразрядного сумматора соединен с шиной счетных сигналов, второй вход первого разряда и первый вход второго разряда двухразрядного сумматора соединены соответственно с первым и вторым выходами блока управления, второй вход второго разряда двухразрядного сумматора соединен с прямым выходом первого D-триггера и с первой выходной шиной, вторая выходная шина соединена с прямым выходом второго D-триггера, выходные суммы первого и второго разрядов двухразрядного сумматора соединены с анодами соответственно второго и первого диодов, катоды которых соединены с информационными входами соответственно второго и первого D-триггеров, между информационными входами которых включена цепь из последовательно соединенных третьего резистора и конденсатора, причем параллельно первому и второму диодам включены соответствующие резисторы. Кроме того, блок управления содержит два элемента ИЛИ-НЕ, первый вход первого из которых соединен с первым входом блока управления, второй вход с первым входом второго элемента ИЛИ-НЕ и с вторым входом блока управления, выход с вторым выходом блока управления и с вторым входом второго элемента ИЛИ-НЕ, выход которого соединен с первым выходом блока управления.
Решение задачи во втором варианте достигается тем, что в трехстабильный счетный триггер, содержащий первый и второй двухстабильные триггеры, первые входы которых соединены с шиной счетных сигналов, инверсный выход первого двухстабильного триггера соединен с первым входом элемента И-НЕ, выход которого соединен с первой выходной шиной, вторую выходную шину, введены элемент Исключающее ИЛИ, два коммутатора, три резистора и конденсатор, двухстабильные триггеры выполнены по КМОП технологии в виде тактируемых D-триггеров, первые входы которых являются тактовыми, прямой выход которого через первый резистор соединен с первым выводом второго резистора и с первой обкладкой конденсатора, вторая обкладка которого соединена с информационным входом второго D-триггера и через третий резистор с выходом второго коммутатора, инверсный вход которого соединен с второй выходной шиной и с выходным элементом Исключающее ИЛИ, второй вход которого соединен с прямым выходом второго D-триггера и с вторым входом элемента И-НЕ, выход которого соединен с инверсным входом первого коммутатора, управляющий вход которого соединен с управляющим входом второго коммутатора и с шиной счетных сигналов, причем информационный вход первого D-триггера соединен с вторым выводом второго резистора.
Указанная совокупность признаков позволяет повысить помехоустойчивость трехстабильного счетного триггера за счет использования в его составе запоминающего устройства, выполненного с использованием C-, R-, D- или RC-элементов, позволяющего сохранить информацию в процессе воздействия импульса помехи и после его окончания восстановить состояние двухустойчивых D-триггеров.
Принципиальные электрические схемы первого и второго вариантов заявляемого трехстабильного счетного триггера приведены соответственно на фиг. 1 и 2.
В первом варианте трехстабильный счетный триггер (см.фиг.1) содержит первый 1 и второй 2 тактируемые двухстабильные D-триггеры, первый 3 и второй 4 элементы ИЛИ-НЕ, двухразрядный сумматор 5, три резистора 6, 7, 8, конденсатор 9, первый 10 и второй 11 диоды, шину 12 источника питания, общую шину 13, шину 14 счетных сигналов, выходные шины 15, 16. Тактовые входы D-триггеров 1 и 2 соединены с шиной 14 счетных сигналов и с первым входом первого разряда сумматора 5. Информационные входы D-триггеров 1 и 2 соединены соответственно через резисторы 6 и 7 с выходами суммы соответственно второго и первого разрядов сумматора 5. Диоды 10 и 11 шунтируют резисторы 6 и 7 соответственно, причем анод диода 10 подключен к выходу суммы второго разряда сумматора 5, анод диода 11 к выходу суммы первого разряда сумматора 5. Последовательная цепь, составленная из резистора 8 и конденсатора 9, подключена между информационными входами D-триггеров 1 и 2. Прямые выходы D-триггеров 1 и 2 являются выходными шинами, соответственно первой 15 и второй 16, устройства. Прямой выход D-триггера 1 соединен с вторым входом второго разряда сумматора 5. Инверсные выходы D-триггеров 1 и 2 соединены соответственно с первым и вторым входами блока управления. Второй вход первого разряда и первый вход второго разряда сумматора 5 соединены соответственно с первым и вторым выходами блока управления. Первый вход элемента 3 ИЛИ-НЕ является первым входом блока управления, второй вход соединен с первым входом элемента 4 ИЛИ-НЕ и является вторым входом блока управления, выход элемента 4 ИЛИ-НЕ является первым выходом блока управления. Выход элемента 3 ИЛИ-НЕ соединен с вторым входом элемента 4 ИЛИ-НЕ и является вторым выходом блока управления. Шина 12 источника питания и общая шина 13 соединены с соответствующими выводами питания D-триггеров 1, 2, элементов 3, 4 ИЛИ-НЕ и сумматора 5, вход сигнала переноса которого подключен к общей шине 13 устройства, D-триггеры 1,2 реализованы на базе элементов, выполненных по КМОП технологии и имеющих защитные диодные цепи на входах.
Во втором варианте трехстабильный счетный триггер (см. фиг. 2) содержит первый 1 и второй 2 тактируемые двухстабильные D-триггеры, элемент 3 Исключающее ИЛИ, элемент 4 И-НЕ, первый 5 и второй 6 коммутаторы, первый 7, второй 8 и третий 9 резисторы, конденсатор 10, шину 11 источника питания, общую шину 12, шину 13 счетных сигналов, выходы 14,15.
Тактовые входы D-триггеров 1 и 2 соединены с шиной 13 счетных сигналов и с управляющими входами коммутаторов 5 и 6. Выход коммутатора 5 через последовательно соединенные резисторы 7 и 9 соединены с информационным входом D-триггера 1. Выход коммутатора 6 через резистор 8 соединен с информационным входом D-триггера 2. Конденсатор 10 подключен между информационным входом D-триггера 2 и точкой соединения резисторов 7 и 9. Прямой выход D-триггера 1 соединен с первым входом элемента 3 Исключающее ИЛИ и с прямым входом коммутатора 5. Прямой выход D-триггера 2 соединен со вторым входом элемента 3 Исключающее ИЛИ, с первым входом элемента 4 И-НЕ и с прямым входом коммутатора 6. Инверсный выход D-триггера 1 соединен с вторым входом элемента 4 И-НЕ, выход которого является выходом 14 устройства и соединен с инверсным входом коммутатора 5. Выход элемента 3 Исключающее ИЛИ является выходом 15 устройства и соединен с инверсным выходом коммутатора 6. Шина 11 источника питания и общая шина 12 соединены с соответствующими выводами питания D-триггеров 1,2, элементов 3,4, коммутаторов 5,6. D-триггеры 1,2 реализованы на базе элементов, выполненных по КМОП технологии и имеющих защитные диодные цепи на входах.
Первый вариант трехстабильного счетного триггера работает следующим образом. При подаче напряжения питания на шины 12,13 устройства (см.фиг.1) и исходного уровня "лог. 0" на шину 14 устройство установится в первое (исходное) состояние, характеризуемое тем, что конденсатор 9 разряжен, а D-триггеры 1 и 2 находятся в нулевых состояниях. На прямых выходах D-триггеров 1 и 2 сигналы "лог.0".Поскольку на инверсных выходах D-триггеров 1 и 2 сигналы "лог.1", на выходах элементов 3 и 4 сигналы "лог.0", следовательно, на входах А1, В1, А2, В2 и на выходах суммы S1, S2 сумматора 5 сигналы "лог. 0". Эти же сигналы "лог.0" поддерживаются на информационных входах D-триггеров 1,2. Данное состояние схемы является устойчивым.
При появлении на шине 14 первого счетного импульса (сигнала уровня "лог. 1") D-триггеры 1,2 становятся нечувствительными к сигналам на их информационных входах; одновременно сигнал "лог.1" на входе А1 сумматора вызовет появление "лог. 1" на выходе S1 сумматора 5. Конденсатор 9 будет заряжаться по цепи: выход сумматора S1 сумматора 5, диод 11, резисторы 8,6, выход S2 сумматора 5. Длительность счетного сигнала должна быть достаточной для полного заряда конденсатора 9. После окончания счетного импульса D-триггер 2 переключится в состояние "лог.1", поскольку на его информационном входе действует сигнал "лог.1" (т.к. ток заряда конденсатора 9 прекратился, потенциал на информационном входе D-триггера 2 равен потенциалу на входе сумматора 5). На инверсном выходе D-триггера 2 появится сигнал "лог.0", на выходе элемента 4 сигнал "лог.1". Поскольку на входе А1 сумматора 5 в паузе между счетными импульсами действует сигнал "лог. 0", на выходах сумматора 5 присутствуют сигналы: US1 "лог.1", US2 - "лог.0". Таким образом, и после окончания первого счетного импульса трехстабильный триггер установится во второе устойчивое состояние, характеризуемое заряженным конденсатором 9, при этом положительная обкладка конденсатора 9 соединена с информационным входом D-триггера 2, на выходах 15 и 16 устройства временно присутствуют уровни сигналов соответственно "лог. 0" и "лог.1". Во время действия второго счетного импульса на входах А1, В1 сумматора 5 действуют сигналы: US1 "лог.0", US2 "лог.1". Конденсатор 9 перезаряжается по цепи: выход 2 сумматора 5, диод 10, резисторы 8,7, выход 1 сумматора 5. К моменту окончания счетного импульса конденсатор 9 должен быть полностью заряжен, поэтому на информационных входах D-триггеров 1 и 2 устанавливаются уровни соответственно "лог.1" и "лог.0". После окончания счетного импульса D-триггер 1 устанавливается в состояние "лог,1", D-триггер 2 в состояние "лог.0". На выходах А1, В1, А2 сумматора 5 сигнал "лог 0", на входе В2 сумматора 5 сигнал "лог 1", на выходах сумматора 5 S1 и S2 соответственно сигналы "лог.0" и "лог.1".
Таким образом после окончания второго счетного импульса трехстабильный триггер установится в третье устойчивое состояние, характеризуемое заряженным конденсатором 9, при этом положительная обкладка конденсатора 9 через резистор 8 соединена с информационным входом D-триггера 1, на выходах 15 и 16 устройства присутствуют уровни сигналов соответственно "лог.1" и "лог.0". Во время действия третьего счетного импульса на входах А1, В2 сумматора 5 действуют сигналы "лог.1", на входах В1, А2 сигналы "лог.0", в результате на обоих выходах S1 и S2 сумматора 5 сигналы "лог.1". Конденсатор 9 разряжается по цепи: резистор 8, входной защитный диод D-триггера 1, подключенный между его информационным входом и шиной 12 источника питания, выход S1 сумматора 5, диод 11. К моменту окончания счетного импульса конденсатор 9 должен быть полностью разряжен, на обоих информационных входах D-триггеров 1,2 сигналы "лог.1", поэтому сразу же после окончания счетного импульса D-триггеры 1 и 2 устанавливаются в состояние "лог.1". При этом на обоих входах элемента 3 ИЛИ-НЕ сигналы "лог.0", на выходе элемента 3 - сигнал "лог.1", на выходе элемента 4 сигнал "лог. 0". В результате, на обоих выходах сумматора S1 и S2 устанавливаются сигналы "лог.0", подтверждающие разряженное состояние конденсатора 9, но при нулевых уровнях сигналов на информационных входах D-триггеров 1,2. В результате действия указанных сигналов D-триггеры 1,2 переключаются в состояние "лог.0", и на входах А1, В1, А2, В2 сумматора 5 устанавливаются сигналы "лог.0". Таким образом, после поступления на вход трехстабильного счетного триггера трех счетных импульсов схема переходит в исходное состояние. В дальнейшем процессы в схеме повторяются.
Восстановление состояния трехстабильного триггера после воздействия импульса помехи или ионизирующего излучения в паузе между счетными импульсами осуществляется за счет того, что при протекании тока перезаряда конденсатора 9 на соответствующих информационных входах D-триггеров 1,2 формируются управляющие сигналы, переключающие D-триггеры 1,2 в состояния, соответствующие уровню и направлению заряда конденсатора 9. Для формирования управляющих сигналов требуемого уровня сопротивление резистора 8 выбирается примерно на порядок меньше сопротивления резисторов 6 и 7. Процессы, происходящие в схеме трехстабильного счетного триггера, рассмотрим на примере восстановления его первого (исходного) состояния, характеризуемого разряженным состоянием конденсатора 9, при этом оба D-триггера 1 и 2 находятся в состоянии "лог.0". Предположим, что в результате импульсного воздействия электромагнитной помехи или ионизирующего излучения D-триггер 1 установился в состояние "лог. 1", D-триггер 2 остался в состоянии "лог.0", на входе В2 сигнал "лог.1", на выходе S1 сумматора 5 сигнал "лог.0", на выходе S2 сигнал "лог.1". Разряженный конденсатор 9 начнет заряжаться по цепи: выход сумматора 5, диод 10, резисторы 8, 7, выход сумматора 5. Напряжение на резисторе 7 (UR7), вызываемое протеканием тока заряда конденсатора 9 составит величину:

где E напряжение питания схемы,
Uд падение напряжения на диоде 10,
R7, R8 сопротивления резисторов 7 и 8 соответственно.
Учитывая, что Uд < E и R8 < R7, получим, что UR7 примерно равно Е. Поскольку указанное напряжение приложено к информационному входу D-триггера 2, указанный триггер переключится в состояние "лог.1". На информационном входе D-триггера 1 также действует сигнал уровня "лог.1" (UR6 примерно равно E-Uд), удерживающий D-триггер 1 в единичном состоянии. Как было показано выше, указанное состояние D-триггеров 1 и 2 с помощью схемы управления преобразуется в сигнал "лог.0" на входе В1 сумматора 5 и в сигналы "лог.1" на входах А2, В2 сумматора 5; на выходах S1 и S2 сумматора 5 при этом формируются сигналы "лог. 0". В результате ток заряда конденсатора 9 прекращается, на информационных входах D-триггеров 1 и 2 действуют сигналы "лог.0", переключающие оба D-триггера в первое (исходное) состояние. Трехстабильный триггер полностью восстановил свое исходное состояние.
Аналогично осуществляется восстановление двух других состояний трехстабильного триггера. Работа второго варианта трехстабильного счетного триггера во многом аналогична работе его первого варианта. Особенности работы второго варианта трехстабильного триггера описаны ниже.
В первом (исходном) состоянии D-триггеры 1 и 2 (см. фиг.2) находятся в состояниях "лог.0". На выходе элемента 3 Исключающее ИЛИ сигнал "лог.0", на выходе элемента 4 И-НЕ сигнал "лог.1" С выходов устройства 14 и 15 снимаются сигналы соответственно "лог.1" и "лог.0". В паузе между счетными импульсами (сигнал "лог. 0" на шине 13) выходы коммутаторов 5 и 6 подключены к своим прямым входам, поэтому на выходах коммутаторов 5 и 6 сигналы "лог.0", конденсатор 10 разряжен, на информационных входах D-триггеров 1 и 2 также поддерживаются сигналы "лог.0". При поступлении первого счетного импульса (сигнал "лог.1" на шине 13) выходы коммутаторов 5 и 6 подключаются к своим инверсным входам, в результате на выходе коммутатора 6 сигнал "лог.1", на выходе коммутатора 5 сигнал "лог.0". Конденсатор 10 заряжен, при этом положительная обкладка конденсатора 10 соединена с информационным входом D-триггера 2. На информационных входах D- триггеров 1 и 2 соответственно сигналы "лог.0" и "лог.1". Под действием последнего D-триггер 2 переключится в состояние "лог. 1".
Во втором устойчивом состоянии трехстабильного триггера D-триггеры 1 и 2 находятся соответственно в состояниях "лог.0" и "лог.1". На выходах 14 и 15 устройства соответственно сигналы "лог.0" и "лог.1". На выходах коммутаторов 5 и 6 во время паузы между счетными импульсами соответственно сигналы "лог. 0" и "лог. 1", во время счетного импульса соответственно сигналы "лог.1" и "лог.0".
В третьем устойчивом состоянии трехстабильного триггера D-триггеры 1 и 2 находятся соответственно в состояниях "лог. 1" и "лог.0". На обоих выходах 14 и 15 устройства сигналы "лог.1". На выходах коммутаторов 5 и 6 во время паузы между счетными импульсами -соответственно сигналы "лог.1" и "лог.0", во время счетного импульса сигналы "лог.0". После окончания третьего счетного импульса сигналы "лог.0". После окончания третьего счетного импульса оба D-триггера 1 и 2 находятся в состоянии "лог.0", т.е. схема перешла в первое (исходное) состояние.
Из рассмотрения работы данного варианта устройства следует, что при нормальном функционировании схемы четвертое ее состояние, характеризуемое тем, что оба D-триггера находятся в состояниях "лог.1", исключено. Однако схема может перейти в это состояние после воздействия импульса помехи или ионизирующего излучения. В этом случае на выходах 14 и 15 присутствуют сигналы соответственно уровней "лог.1" и "лог.0", т.е. такие же, как для первого исходного состояния схемы.
Из этого следует, что несмотря на то, что D-триггеры 1,2 могут перейти в четвертое состояние, на выходах 14 и 15 устройства могут формироваться коды только первых трех состояний трехстабильного триггера. Таким образом, в рассматриваемой схеме нет необходимости исключать возможность перехода ее в четвертое состояние.
При рассмотрении процессов восстановления трехстабильного триггера необходимо иметь ввиду, что для формирования сигналов управления требуемого уровня сопротивления резистора 7 должно быть примерно на порядок меньше, чем сопротивление резистора 8. Принцип восстановления информации аналогичен описанному выше для схемы первого варианта, т.е. заключается в формировании сигналов управления на информационных входах D-триггеров 1,2 под действием тока перезаряда конденсатора 10.
Рассмотрим в качестве примера процессы, происходящие при восстановлении схемы, до воздействия импульса помехи находившейся во втором состоянии, характеризуемом тем, что D-триггер 1 находится в состоянии "лог.0", D-триггер 2 в состоянии "лог.1", конденсатор 10 заряжен, при этом положительная обкладка конденсатора 10 соединена с информационном входом D-триггера 2. Предположим, что после окончания воздействия импульса помехи D-триггеры установились в первое состояние, т.е. оба D-триггера перешли в состояние "лог. 0". Тогда на выходе коммутаторов 5 и 6 будут формироваться одинаковые сигналы "лог. 0". Конденсатор 10 начнет разряжаться через резисторы 7,8, при этом на информационном входе D-триггера 2 появится сигнал, близкий к уровню напряжения питания, на информационном входе D-триггера 1 сигнал, близкий к нулю. Под воздействием этих сигналов D-триггер 2 переключится в состояние "лог. 1", D-триггер 1 останется в состоянии "лог.0", т.е. состояние схемы восстановится.
Если после окончания воздействия импульса помехи D-триггеры установились в третье состояние, т.е. D-триггер 1 установился в состояние "лог.1", а D-триггер 2 в состояние "лог 0", то на выходах коммутаторов 5 и 6 установятся сигналы соответственно "лог.1" и "лог. 0". В результате перезаряда конденсатора 10 на информационных входах D-триггеров формируются сигналы:

где U1 напряжение на информационном входе D- триггера 1,
U2 напряжение на информационном входе D-триггера 2.
Учитывая, что R7 < R8, получим, что U1примерно равно E, а U2примерно равно 2E
Поскольку указанные напряжения U1, U2 являются сигналами "лог.1", D-триггер 2 установится, а D-триггер 1 будет поддерживаться в состоянии "лог. 1". На выходах коммутаторов 5,6 также будут сигналы "лог. 1". Под действием этих сигналов конденсатор 10 будет разряжаться через входной защитный диод D-триггера 2, выход коммутатора 5, резистор 7. В этом случае U1 примерно равно 0, U2 примерно равно E, в результате D-триггер 1 переключится в состояние "лог.0", т.е. состояние схемы полностью восстановится.
Если после окончания воздействия импульса помехи D-триггеры установились в четвертое состояние, т.е. D-триггеры 1 и 2 в состоянии "лог.1", то процесс восстановления схемы осуществляется так же, как это описано выше для второго этапа перехода схемы из третьего состояния. Резистор 9 служит для предотвращения быстрого разряда конденсатора 10 при воздействии импульса ионизирующего излучения через ионизированные полупроводниковые структуры, входящие в состав D-триггеров и связанные с их информационными входами. Сопротивление резистора 9 в связи с этим должно быть достаточно большим; целесообразно выбрать R9 > R7.
Высокая помехоустойчивость трехстабильного счетного триггера обеспечивается за счет инерционности процесса перезарядки коненсатора, подключенного к цепям обратной связи устройства (конденсатора 9 в первом варианте, конденсатора 10 во втором варианте устройства). При импульсных воздействиях электромагнитных помех с параметрами, при которых после окончания импульса воздействия сохранилась определенная часть заряда конденсатора, состояние схемы автоматически восстанавливается за счет соответствующих управляющих сигналов на информационных входах двухстабильных D-триггеров, формируемых при протекании тока перезарядки конденсатора.
В институте изготовлен лабораторный макет трехстабильного счетного триггера, испытания которого подтвердили осуществимость и практическую ценность заявляемого объекта.
Формула изобретения: 1. Трехстабильный счетный триггер, содержащий шину счетных сигналов, соединенную с первыми входами первого и второго двухстабильных триггеров, инверсные выходы которых соединены соответственно с первым и вторым входами блока управления, две выходные шины, отличающийся тем, что в него введены двухразрядный сумматор, три резистора, первый и второй диоды и конденсатор, причем двухстабильные триггеры выполнены по КМОП технологии в виде тактируемых D-триггеров, первые входы которых являются тактовыми входами, первый вход первого разряда двухразрядного сумматора соединен с шиной счетных сигналов, второй вход первого разряда и первый вход второго разряда двухразрядного сумматора соединены соответственно с первым и вторым выходами блока управления, второй вход второго разряда двухразрядного сумматора соединен с прямым выходом первого D-триггера и с первой выходной шиной, вторая выходная шина соединена с прямым выходом второго D-триггера, выходы суммы первого и второго разрядов двухразрядного сумматора соединены с анодами соответственно второго и первого диодов, катоды которых соединены с информационными входами соответственно второго и первого D-триггеров, между информационными входами которых включена цепь из последовательно соединенных третьего резистора и конденсатора, причем параллельно первому и второму диодам включены соответствующие резисторы.
2. Триггер по п.1, отличающийся тем, что блок управления содержит два элемента ИЛИ НЕ, первый вход первого из которых соединен с первым входом блока управления, второй вход с первым входом второго элемента ИЛИ НЕ и с вторым входом блока управления, выход с вторым выходом блока управления и с вторым входом второго элемента ИЛИ НЕ, выход которого соединен с первым выходом блока управления.
3. Трехстабильный счетный триггер, содержащий первый и второй двухстабильные триггеры, первые входы которых соединены с шиной счетных сигналов, инверсный выход первого двухстабильного триггера соединен с первым входом элемента И НЕ, выход которого соединен с первой выходной шиной, вторую выходную шину, отличающийся тем, что в него введены элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, два коммутатора, три резистора и конденсатор, двухстабильные триггеры выполнены по КМОП технологии в виде тактируемых D-триггеров, первые входы которых являются тактовыми, прямой выход первого из которых соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с прямым входом первого коммутатора, выход которого через первый резистор соединен с первым выводом второго резистора и с первой обкладкой конденсатора, вторая обкладка которого соединена с информационным входом второго D-триггера и через третий резистор с выходом второго коммутатора, инверсный вход которого соединен с второй выходной шиной и с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с прямым выходом второго D-триггера и с вторым входом элемента И НЕ, выход которого соединен с инверсным входом первого коммутатора, управляющий вход которого соединен с управляющим входом второго коммутатора и с шиной счетных сигналов, причем информационный вход первого D-триггера соединен с вторым выводом второго резистора.