Главная страница  |  Описание сайта  |  Контакты
УСТРОЙСТВО КОММУТАЦИИ ШИРОКОПОЛОСНЫХ СИГНАЛОВ
УСТРОЙСТВО КОММУТАЦИИ ШИРОКОПОЛОСНЫХ СИГНАЛОВ

УСТРОЙСТВО КОММУТАЦИИ ШИРОКОПОЛОСНЫХ СИГНАЛОВ

Патент Российской Федерации
Суть изобретения: Использование: устройства коммутации сигналов с широкой полосой частот. Сущность изобретения: устройство содержит узлы коммутации 1, блоки 2 управления, блоки 3 коммутации, первый и второй переключающие транзисторы 4 и 5, первый и второй входные транзисторы 6 и 7, первый и второй предвключенные транзисторы 8 и 9, компенсирующий транзистор 10, считывающий транзистор 11, дополнительный транзистор 12. Путем компенсации потенциалов проводов выходных линий повышается быстродействие. 2 з. п. ф-лы, 4 ил.
Поиск по сайту

1. С помощью поисковых систем

   С помощью Google:    

2. Экспресс-поиск по номеру патента


введите номер патента (7 цифр)

3. По номеру патента и году публикации

2000000 ... 2099999   (1994-1997 гг.)

2100000 ... 2199999   (1997-2003 гг.)
Номер патента: 2103831
Класс(ы) патента: H04M3/00, H04Q3/52
Номер заявки: 4614163/09
Дата подачи заявки: 29.05.1989
Дата публикации: 27.01.1998
Заявитель(и): Сименс АГ (DE)
Автор(ы): Рюдигер Хофманн[DE]
Патентообладатель(и): Сименс АГ (DE)
Описание изобретения: Изобретение относится к устройствам коммутации сигналов с широкой полосой частот.
Цель изобретения - повышение быстродействия.
На фиг. 1 - показано устройство коммутации широкополосных сигналов; на фиг. 2 - 4 - примеры схемно-технической реализации их элементов связи в соответствии с изобретением.
Устройство коммутации широкополосных сигналов содержит: узлы коммутации 1, блоки 2 управления, блоки 3 коммутации. При этом блоки 3 коммутации содержат первый и второй переключающие транзисторы, 4и 5 соответственно, первый и второй входные транзисторы 6 и 7 соответственно, первый и второй предвключенные транзисторы 8 и 9, компенсирующий транзистор 10, считывающий транзистор 11, дополнительный транзистор 12.
Устройство коммутации широкополосных сигналов работает следующим образом.
В течении предварительной фазы рv выходные линии заряжаются через первый или второй предвключенные транзисторы 8 или 9 по меньшей мере приблизительно до рабочего потенциала UDD, для чего первый и второй предвключенные транзисторы 8 и 9 переводятся в проводящее состояние с помощью тактовой линии.
При этом при спадающем фронте тактового сигнала Т расположенный между двумя проводами выходной линии компенсирующий транзистор 10 также переводится в проводящее состояние, в результате чего возникает короткое замыкание обоих проводников, за счет чего в начале предварительной фазы весьма быстро обеспечивается компенсация потенциала обоих проводов. После этого оба (теперь компенсированные потенциалу) провода через предвключенные транзисторы 8, 9 заряжаются до рабочего потенциала, причем длительность заряда сокращается в общей сложности за счет того, что после реализованной компенсирующим транзистором 10 компенсации потенциала первый и второй предвключенные транзисторы 8, 9 вовлечены теперь в процессе заряда.
Одновременно с деблокированием предвключенных транзисторов 8, 9 и компенсирующего транзистора 10 осуществляется противоположное управление, считывающим транзистором 11, т. е., его запирание с помощью того же тактового сигнала Т, так что заряд обоих проводов выходных линий матрицы может осуществляться независимо от управления работой переключительных транзисторов 4, 5 и входных транзисторов 6, 7. В той или иной входной линии матрицы, при этом может создаваться (или сохраняться) еже соответствующий подлежащему переключению двоичному разряду потенциал.
Если наряду с индивидуальным для входной линии матрицы считывающим транзистором 11 предусмотрен индивидуальный для входной линии матрицы дополнительный транзистор 12 (фиг. 3) или наряду с индивидуальным для выходной линии матрицы считывающим транзистором 11 предусмотрен индивидуальный для выходной линии матрицы дополнительный транзистор 12 предварительного заряда (фиг. 4), то в этом случае в течение предварительной фазы PV через этот транзистор осуществляется заряд линии псевдомассы, в результате чего обеспечивается разгрузка той или иной блоков 3 коммутации. Это, в частности, при обширных матрицах точек связи с большим количеством, подключенных к линии РМ псевдомассы, пар блоков коммутации ведет к существенному сокращению времени заряда, которое, в свою очередь, полностью входит в соответствующее повышение быстродействия.
Формула изобретения: 1. Устройство коммутации широкополосных сигналов с коммутационной матрицей, точки коммутации которой содержат схему управления и элемент коммутации с двумя входными транзисторами и двумя переключающими транзисторами, причем управляющие электроды первого и второго входных транзисторов соединены с соответствующим сигнальным проводом соответствующей входной линии матрицы, управляющие электроды первого и второго переключающих транзисторов соединены с соответствующей схемой управления, первый главный электрод каждого входного транзистора соединен с одним полюсом источника рабочего напряжения через считывающий транзистор, управляющий электрод которого соединен с тактовой линией, вторые главные электроды первого и второго входных транзисторов соединены с первыми главными электродами первого или соответственно второго переключающего транзистора, вторые главные электроды первого и второго переключающих транзисторов соединены с соответствующими сигнальными проводами соответствующей двойной выходной линии матрицы, которые соединены с первыми главными электродами первого или соответственно второго транзистора предварительного заряда, управляющие электроды которых соединены с тактовой линией и вторые главные электроды которых соединены с другим полюсом источника рабочего напряжения, отличающееся тем, что предусмотрен компенсирующий транзистор, первый и второй главные электроды которого соединены с первым главным электродом первого или соответственно второго транзистора предварительного заряда и управляющий электрод которого соединен с тактовой линией.
2. Устройство по п. 1, отличающееся тем, что первые главные электроды входных транзисторов всех лежащих на одной и той же входной линии матрицы элементов коммутации через общий считывающий транзистор соединены с одним полюсом, а через общий дополнительный транзистор предварительного заряда, управляющий электрод которого соединен с тактовой линией и с управляющими электродами остальных транзисторов предварительного заряда, с другим полюсом источника рабочего напряжения.
3. Устройство по п. 1, отличающееся тем, что первые главные электроды входных транзисторов всех лежащих на одной и той же двойной выходной линии матрицы элементов коммутации через общий считывающий транзистор соединены с одним полюсом, а через общий дополнительный транзистор предварительного заряда, управляющий электрод которого соединен с тактовой линией и с управляющими электродами остальных транзисторов предварительного заряда, с другим полюсом источника рабочего напряжения.