Главная страница  |  Описание сайта  |  Контакты
ВЫСОКОИНФОРМАТИВНЫЙ АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ С ИСПОЛЬЗОВАНИЕМ ДЕЛЬТА-МОДУЛЯЦИИ ДЛЯ СЕЙСМИЧЕСКИХ ИССЛЕДОВАНИЙ
ВЫСОКОИНФОРМАТИВНЫЙ АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ С ИСПОЛЬЗОВАНИЕМ ДЕЛЬТА-МОДУЛЯЦИИ ДЛЯ СЕЙСМИЧЕСКИХ ИССЛЕДОВАНИЙ

ВЫСОКОИНФОРМАТИВНЫЙ АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ С ИСПОЛЬЗОВАНИЕМ ДЕЛЬТА-МОДУЛЯЦИИ ДЛЯ СЕЙСМИЧЕСКИХ ИССЛЕДОВАНИЙ

Патент Российской Федерации
Суть изобретения: Изобретение относится к области автоматики и может быть использовано для преобразования аналогового сигнала в цифровой вид с высоким разрешением в сейсморегистрирующей или исследовательской сейсмической аппаратуре. Техническим результатом является расширение динамического диапазона и оптимально быстрая обработка текущей выборки входного сигнала с точностью до минимального шага квантования. Преобразователь содержит устройство вычитания, компаратор, генератор тактовой частоты, преобразователь полярности, устройство выборки-хранения, делитель частоты, устройство управления интегратором и управляемый интегратор. 6 ил.
Поиск по сайту

1. С помощью поисковых систем

   С помощью Google:    

2. Экспресс-поиск по номеру патента


введите номер патента (7 цифр)

3. По номеру патента и году публикации

2000000 ... 2099999   (1994-1997 гг.)

2100000 ... 2199999   (1997-2003 гг.)
Номер патента: 2128880
Класс(ы) патента: H03M3/02
Номер заявки: 97107875/09
Дата подачи заявки: 13.05.1997
Дата публикации: 10.04.1999
Заявитель(и): Институт геофизики Уральского отделения РАН
Автор(ы): Сенин Л.Н.; Никитин С.Н.; Захаров И.Б.
Патентообладатель(и): Институт геофизики Уральского отделения РАН
Описание изобретения: Изобретение относится к устройству преобразования аналогового сигнала в цифровой вид (АЦП) с целью дальнейшей компьютерной обработки или записи в накопитель цифровой информации и может быть использовано в качестве АЦП высокого разрешения в сейсморегистрирующей или исследовательской сейсмической аппаратуре.
Известны аналого-цифровые преобразователи, работающие по принципу дельта-модуляции, применяемые в сейсмической аппаратуре [1, 2]. В основе работы устройств данного типа лежит преобразование аналогового сигнала и однобитовую цифровую последовательность, восстановление из данной последовательности исходного аналогового сигнала и сравнение на компараторе входного и восстановленного сигналов. Результатом сравнения является однобитовая цифровая последовательность, каждый бит которой характеризует превышение или непревышение восстановленного сигнала по отношению ко входному в единицу времени, соответствующую периоду тактовой частоты преобразования.
В [1] используется вариант линейного дельта-модулятора, т.е. ДM с постоянным шагом квантования. Высокая тактовая частота работы данного преобразователя компенсируется наличием в схеме цифрового интегратора, что позволяет уже на этапе аналого-цифрового преобразования сформировать стандартный параллельный n-разрядный двоичный код и снизить скорость передачи выходных цифровых слов до частоты, соответствующей критерию Найквиста (частота дискретизации должна превышать частоту входного сигнала не менее чем в 2 раза). Неизменный, минимально возможный шаг квантования устройства позволяет одинаково точно преобразовывать как пологие, так и крутые участки исследуемого сигнала. Недостатком данного варианта ДМ является использование в схеме цифрового интегратора n-разрядного цифроаналогового преобразователя (ЦАП), что накладывает ограничения на динамический диапазон преобразования, поскольку достаточно сложно построить высокоскоростной ЦАП с числом разрядов 16 и более.
В [2] приведено описание линейного дельта-модулятора с использованием аналогового интегратора первого, второго и выше порядков. При этом удается достичь отношения сигнал/шум квантования более 100 дБ за счет минимизации шага квантования. Однако подобная минимизация приводит к тому, что в кодере быстро наступает режим перегрузки по крутизне - восстановленный сигнал не успевает повторять изменения входного аналогового сигнала, что сужает динамический диапазон преобразователя, для расширения которого требуется чрезвычайно высокая частота дискретизации.
Ближайшим аналогом - прототипом - является устройство, описанное в [3], где приведена схема адаптивного дельта-модулятора. Введение узла адаптации означает, что устройство приобретает свойства ДМ с переменным шагом квантования. Это позволяет снизить частоту дискретизации, расширить динамический диапазон преобразования. Однако при входных сигналах с высокой крутизной (высокочастотные сигналы или сигналы большой амплитуды) устройство адаптации формирует максимальный шаг квантования, что не позволяет с необходимой точностью (с точностью до минимального шага квантования) оцифровать участки сигнала с высокой крутизной. В частности, если имеется аналоговый сейсмический сигнал-помеха большой амплитуды, на фоне которого присутствует полезный сигнал низкой интенсивности, то последний из-за работы устройства адаптации будет потерян.
Таким образом, с целью получения высокой информативности (широкого динамического диапазона плюс высокой точности преобразования) в АЦП, работающий по принципу дельта-модуляции, необходимо такое введение переменного шага квантования, при котором обеспечивается быстрое нарастание аппроксимирующего напряжения с последующим переходом в линейный режим работы для минимизации шага квантования т. е. максимально точного повторения любой выборки исследуемого аналогового сигнала в заданном частотном и динамическом диапазонах.
На фиг. 1 показана структурная схема предлагаемого высокоинформативного аналого-цифрового преобразователя с использованием дельта-модуляции, предназначенного для сейсмических исследований.
Аналого-цифровой преобразователь содержит входное устройство 1 выборки-хранения, генератор 2 тактовой частоты, делитель 3 частоты, устройство 4 вычитания, компаратор 5, преобразователь 6 полярности, устройство 7 управления интегратором и управляемый интегратор 8.
К информационному входу устройства 1 выборки-хранения подключается источник аналогового сейсмического сигнала. Выход устройства 1 выборки-хранения соединен с одним из входов устройства 4 вычитания, выход которого подключен ко входу компаратора 5, выход компаратора 5 соединен с информационным входом устройства 7 управления интегратором, тактовый вход которого подключен к выходу генератора 2 тактовой частоты, соединенному также со входом делителя 3 частоты, выход которого подключен к стробирующему входу устройства 1 выборки-хранения, управляющий выход устройства 7 управления интегратором соединен со входом управления управляемого интегратора 8, а информационный выход устройства 7 управления интегратором, который является выходом аналого-цифрового преобразователя, соединен со входом преобразователя 6 полярности, выход которого подключен к информационному входу управляемого интегратора 8, выход которого соединен со вторым входом устройства 4 вычитания.
На фиг. 2 изображены эпюры напряжений U - выборки входного аналогового сигнала и U* - восстановленного аппроксимирующего напряжения, которые поясняют алгоритм работы устройства. При этом шаг квантования Δ изменяется по закону
Un = 2n
где n - порядковый номер шага квантования.
В соответствии с этой закономерностью, шаги квантования равны 1, 2, 4, 8, 16, 32, 64 и т. д. условных единиц. Для лучшего понимания рассмотрим процесс формирования сигнала U* на примере конкретной выборки U величиной 39,5 условных единиц.
В соответствии с графиком (фиг. 2) первые 10 тактов ДМ-преобразователь будет обрабатывать входной сигнал U = 0 с максимальной точностью, т.е. с шагом квантования Δ = 1. В момент прихода выборки U = 39,5 (n = 10) устройство начинает изменять шаг квантования в соответствии с закономерностью (1) с целью скорейшего достижения аппроксимирующим напряжением U* уровня U = 39,5. При n = 16 произойдет превышение напряжения U* над уровнем выборки U, что приведет к изменению направления аппроксимирующего напряжения U*. Но алгоритм обработки таков, что при смене аппроксимирующего напряжения на противоположное шаг квантования уменьшается в 2 раза и в уменьшенном виде повторяется также 2 раза, если после первого уменьшения не достигнет необходимого уровня аппроксимации U. В рассматриваемом примере вторичное пересечение аппроксимирующего напряжения U* уровня выборки U произойдет при n = 18, после чего повторится смена направления U*. Таким образом, при n = 21 полностью заканчивается процесс релаксации и аппроксимирующее напряжение U* отслеживает уровень выборки U с точностью минимального шага квантования, равного 1. Для примера на фиг. 2 штриховой линией показана работа линейного дельта-модулятора.
Очевидно, что в режиме линейной ДМ аппроксимирующее напряжение U* достигнет уровня выборки U намного позднее.
Теперь рассмотрим работу предлагаемого аналого-цифрового преобразователя более подробно. На фиг. 3 показаны временные диаграммы, поясняющие работу устройства, где 9 - входной аналоговый сигнал Uвх, 10 - уровень выборки U на выходе устройства 1 выборки-хранения и аппроксимирующее напряжение U* на выходе управляемого интегратора 8, 11 - частота генератора 2 тактовой частоты, 12 - частота на выходе делителя 3 частоты (выбирается в соответствии с критерием Найквиста), 13 - выходная цифровая информационная ДМ последовательность, представленная в стандартных ТТЛ или КМОП уровнях.
В момент времени tO на стробирующий вход устройства 1 выборки-хранения с выхода делителя 3 частоты поступает уровень логического нуля, что обеспечивает сброс устройства 1 выборки-хранения в нулевое состояние. Поэтому входное напряжение U устройства 4 вычитания равно нулю и дельта-модулятор формирует меандр Y на информационном выходе устройства 7 управления интегратором. Сигнал Y после преобразования в двухполярный вид в преобразователе 6 полярности поступает на информационный вход управляющего интегратора 8 и трансформируется в уровни минимального шага квантования Δ, из которых формируется аппроксимирующее напряжение U*, повторяющееся установившейся на входе устройства 4 вычитания нулевой уровень с точностью до шага квантования Δ. В момент времени t1 на стробирующий вход устройства 2 выборки-хранения с выхода делителя 3 частоты приходит уровень логической единицы, в результате чего на выходе устройства 1 выборки-хранения формируется уровень U, соответствующий амплитуде реального входного сигнала Uвх в момент времени t1. Уровень выборки U становится значительно выше напряжения аппроксимации U*. Дельта-модулятор стремится выравнять данные сигналы. При этом, если в интервале времени t0 -t1 разностный сигнал ±ε в каждый период частоты дискретизации f1 менял знак на противоположный, то начиная с момента t1 и до момента пересечения сигналом U* уровня U (момент времени t2) разностный сигнал ±ε будет иметь один знак, а именно ±ε, поскольку U > U*. На выходе компаратора 5 сформируется пачка однополярных импульсов V, которая поступит на информационный вход устройства 7 управления интегратором. Но устройство 7 управления интегратором работает таким образом, что в каждый период частоты дискретизации f1 осуществляется сравнениеv двух последних бит информации V и на основании данного сравнения формируется управляющий код, поступающий на вход управления управляемого интегратора 8. Таким образом, в момент времени t1 управляющий код на выходе устройства 7 управления интегратором изменится на единицу, в результате чего в управляемом интеграторе 8 произойдет изменение шага квантования до величины Δ1. В следующий тактовый интервал шаг квантовая примет значение Δ2 и в следующий -Δ3 В момент времени t2 произойдет превышение уровня U* над выборкой U, следовательно, знак разностного сигнала ±ε сменится с положительного на отрицательный, направление аппроксимирующего напряжения U* также сменится на противоположное и на управляющем выходе устройства 7 управления интегратором управляющий код примет значение на единицу меньше по равнению с предыдущим. Управляемый интегратор 8 произведет уменьшение шага квантования до величины Δ2. Далее шаг квантования будет продолжать уменьшаться, пока не достигнет минимального значения Δ в момент времени t3. Таким образом, к моменту t3 выборка U будет полностью оцифрована с точностью до минимального шага квантования Δ. Зная алгоритм формирования шагов квантования в устройстве 7 управления интегратором и управляемом интегратора 8, а также имея цифровую дельта-последовательность Y, нетрудно восстановить амплитуду выборки U входного аналогового сигнала Uвх с точностью до минимального шага квантования Δ.
При конкретной реализации данной схемы устройство было выполнено на цифровых микросхемах серий 1561, 1554 и аналоговых микросхемах 590КН6 (мультиплексор), 140УД25А (прецезионные операционные усилители), 1100СК3 (устройство выборки-хранения). Алгоритм работы устройства управления интегратором и управляемого интегратора обеспечивал увеличение каждого последующего шага квантования по отношению к предыдущему в 2 раза. Шагов квантования было выбрано 8, минимальный шаг квантования равнялся 120 мкВ, тактовая частота дельта-модулятора f1 - 150 кГц, частота работы устройства выборки-хранения f2 - 148 Гц. Физическое моделирование показало, что данное устройство обеспечивает аналого-цифровое преобразование входного сигнала частотой 0 - 70 Гц в динамическом диапазоне 101 дБ с точностью до минимального шага квантования 120 мкВ.
Для большей наглядности пояснения принципа формирования сигналов на обоих выходах устройства 7 управления при различных входных сигналах, рассмотрим структурную схему устройства 7 на дополнительном чертеже (фиг. 4). В простейшем случае оно состоит из двухразрядного сдвигового регистра 14, элемента 15 "исключающее ИЛИ", реверсивного счетчика 16 и схемы 17 ограничения счета реверсивного счетчика. Сдвиговый регистр 14 под воздействием импульсов тактовой частоты генератора f1 осуществляет последовательный сдвиг сигнала V, поступающего от компаратора 5. На элементе 15 "исключающее ИЛИ" происходит сравнение двух соседних бит последовательности, а результирующий сигнал сравнения управляет направлением счета реверсивного счетчика 16. Схема 17 ограничения счета запрещает работу счетчика в отрицательном направлении, когда на его выходах устанавливается минимально возможный код, например для 2-разрядного счетчика 00, а также в положительном направлении при установлении выходного кода 11. Это необходимо для устранения случайного перехода устройства 7 управления в автоколебательный режим. Схема 17 ограничения счета является традиционной и может быть выполнена на логических элементах "И", "ИЛИ", а также с использованием входа и выхода переноса (Pвх., Pвых. реверсивного счетчика.
Рассмотрим работу устройства 7 управления. На дополнительном чертеже (фиг. 5) показаны эпюры напряжений, поясняющие работу устройства при U = 0. Для упрощения пояснений примем, что реверсивный счетчик 16 имеет 2 двоичных разряда, что позволяет сформировать 4 комбинации кодов M управления интегратором, т. е. 4 шага квантования (код М=00 соответствует минимальному шагу квантования Δ, код М = 0,1 - шагу Δ1, код М = 10 - шагу Δ2 и код М = 11 - максимальному шагу Δ3 ). В исходном состоянии на выходе реверсивного счетчика 16 установлен минимальный код М = 00. При напряжении U = 0 (фиг. 1 описания), поступающем на один из входов устройства 4 вычитания, на другой вход устройства 4 вычитания приходит аппроксимирующий сигнал U*, повторяющий напряжение U с точностью до шага квантования Δ (график 18 на фиг. 5). В результате операции вычитания U - U* на выходе устройства 4 вычитания формируется сигнал ошибки ±ε, практически повторяющий напряжение U* с противоположным знаком (график 19 на фиг. 5). Компаратор 5 (фиг. 1 описания) преобразует сигнал ошибки ±ε в последовательность прямоугольных импульсов V (график 20 на фиг. 5), поступающих на информационный вход сдвигового регистра 14, входящего в состав устройства 7 управления интегратором (фиг. 4). Спадом тактовых импульсов f1 происходит запись сигнала V в первый триггер сдвигового регистра 14, в результате чего на его первом разряде формируется последовательность Y (TTL или КМОП уровни), которая, являясь выходной последовательностью АЦП, в то же время поступает на преобразователь 6 полярности (фиг. 1 описания), где преобразуется в двухполярный сигнал ± Y (график 22 на фиг. 5) и поступает на информационный вход интегратора 8. Одновременно последовательность Y, являющаяся эквивалентом сигнала V, спадом импульсов тактовой частоты f1 переписывается во второй триггер сдвигового регистра 14 устройства 7 управления (фиг. 4). На первом и втором разрядах сдвигового регистра, а следовательно, и на входах элемента 15 "исключающее ИЛИ" в каждый период частоты f1 сформируются два соседних бита последовательности Y. В рассматриваемом случае комбинации двух соседних бит будут либо 01, либо 10, а это означает, что на выходе элемента 15 "исключающее ИЛИ" будет всегда присутствовать уровень лог. 1, т.е. Zупр. = 1 (график 23 на фиг. 5), которым устанавливается отрицательное направление счета реверсивного счетчика 16. Однако схема 17 ограничения счета запрещает счет в отрицательном направлении, поскольку в исходном состоянии счетчик уже был установлен в нулевое состояние (входной код М = 00). Поэтому в данном случае на управляющем выходе устройства 7 управления будет присутствовать минимально возможный управляющий код М = 00, под воздействием которого в интеграторе 8 будет формироваться аппроксимирующее напряжение U* из последовательности ±Y с минимально возможным шагом квантования Δ. Таким образом, цепь, по которой восстановленный сигнал U* поступает с выхода интегратора 8 на вход устройства 4 вычитания, замыкает дельта-модуляторную петлю обратной связи, чем обеспечивается следящий режим работы АЦП. Заметим, что в рассмотренном примере, т.е. при напряжении U на входе устройства 4 вычитания, равном нулю, коды управления интегратором М, формируемые на выходе устройства 7 управления, не изменяются. Это означает, что дельта-модулятор работает в классическом линейном режиме, описанном, например, в [2]. Кроме того, как видно из графика 21 на фиг. 5, выходная последовательность Y в данном случае, т.е. при U = 0, является меандром.
Теперь рассмотрим ситуацию, когда напряжение U на входе устройства 4 вычитания принимает некоторое значение U > 0, что равнозначно приходу выборки реального аналогового сигнала с выхода устройства 1 выборки-хранения (фиг. 1 описания).
Временные диаграммы работы устройства на дополнительном чертеже (фиг. 6) разбиты на 6 участков, каждый из которых соответствует периоду тактовой частоты f1. В момент времени t1 реверсивный счетчик 16 устройства 7 управления (фиг. 4) находится в исходном состоянии, т.е. выходной управляющий код М = 00. В первый период частоты f1, после установления на выходе устройства 4 вычитания напряжения U > 0, аппроксимирующий сигнал U* стремится достигнуть уровня U, поскольку система охвачена петлей обратной связи и является следящей. Так как реверсивный счетчик 16 еще находится в исходном состоянии, то первый шаг квантования Δ будет соответствовать минимальному управляющему коду М = 00 (графики 26 и 32 на фиг. 6). Адекватно U* (но с противоположным знаком) отобразится сигнал ошибки ±ε (график 27 на фиг. 6).
По окончании первого периода (спадом импульса f1) в сдвиговый регистр 14 (фиг. 4) будет записана вторая единица подряд, поскольку первая единица была записана в стартовый момент времени t1 (график 28 на фиг. 6). Но логическая комбинация 11 (или 00) трансформируется элементом 15 "исключающее ИЛИ" в уровень логического нуля (Zупр = 0), который разрешает положительный счет реверсивному счетчику 16. Последний подсчитывает один тактовый импульс, изменяя кодовую комбинацию М с 00 на 01 (графики 31 и 32 на фиг. 6). Под воздействием управляющего кода М = 01 увеличивается шаг квантования интегратора 8 (фиг. 1 описания) до уровня Δ1 (график 26 на фиг.6). Поскольку по окончании второго периода частоты f1 аппроксимирующий сигнал U8 не достиг уровня напряжения U, в третьем периоде произойдет еще одна смена управляющего кода М с 01 на 10, что приведет к увеличению шага квантования интегратора до значения Δ2 (графики 32 и 26 на фиг. 6). Однако в третьем периоде произойдет превышение аппроксимирующего напряжения U* над сигналом U. Поэтому сигнал V на выходе компаратора 5 (фиг. 1 описания) сменит знак, по окончании третьего периода в сдвиговый регистр 14 (фиг. 4) запишется ноль, на выходе элемента 15 "исключающее ИЛИ" сформируется лог. 1, которая разрешит реверсивному счетчику 16 счет в отрицательном направлении и в четвертом периоде управляющий код М уменьшится на единицу, т.е. М будет равно 01, а шаг квантования соответственно Δ1 (графики 26, 28, 31 и 32 на фиг. 6).
В каждом последующем периоде, начиная с четвертого, происходит пересечение сигнала U аппроксимирующим напряжением U*. Это означает периодическую смену знака сигнала V с выхода компаратора 5, следовательно, формирование на входах элемента 15 "исключающее "ИЛИ" логических комбинаций 10 или 01 и разрешение счета реверсивного счетчика 16 в отрицательном направлении. В пятом периоде (график 32 на фиг. 6) управляющий код М установится равным 00 и срабатывает схема 17 ограничения света (фиг. 4). Зная шаги квантования Δ, Δ1, Δ2, Δ3 и имея последовательность Y, являющуюся цифровым эквивалентом аналоговой выборки входного сигнала U (график 29 на фиг. 6), нетрудно вычислить уровень этой выборки.
Как видно из описания и приведенной структурной схемы устройства 7 управления интегратором, последнее выполнено с использованием известных технических средств (сдвиговый регистр, элемент "исключающее ИЛИ", реверсивный счетчик, схема ограничения счета на логических элементах "И", "ИЛИ") и может быть реализовано с применением TTL или КМОП цифровых микросхем.
Формула изобретения: Высокоинформативный аналого-цифровой преобразователь с использованием дельта-модуляции для сейсмических исследований, содержащий последовательно соединенные устройство вычитания и компаратор, а также генератор тактовой частоты и преобразователь полярности, отличающийся тем, что он дополнительно содержит входное устройство выборки-хранения, делитель частоты, устройство управления интегратором и управляемый интегратор, причем входом аналого-цифрового преобразователя является информационный вход устройства выборки-хранения, стробирующий вход которого подключен к выходу делителя частоты, выход генератора тактовой частоты соединен со входом делителя частоты и с тактовым входом устройства управления интегратором, а выход устройства выборки-хранения подключен к одному из входов устройства вычитания, информационный вход устройства управления интегратором соединен с выходом компаратора, а информационный выход устройства управления интегратором, являющийся выходом устройства, соединен со входом преобразователя полярности, выход которого подключен к информационному входу управляемого интегратора, управляющий выход устройства управления интегратором соединен со входом управления управляемого интегратора, выход которого подключен ко второму входу устройства вычитания.