Главная страница  |  Описание сайта  |  Контакты
СИНТЕЗАТОР ЧАСТОТЫ С ДЕЛЕНИЕМ НА ДРОБНОЕ ЧИСЛО И КОРРЕКЦИЕЙ ОСТАТОЧНОЙ ПОГРЕШНОСТИ И СПОСОБ СИНТЕЗА ЧАСТОТЫ
СИНТЕЗАТОР ЧАСТОТЫ С ДЕЛЕНИЕМ НА ДРОБНОЕ ЧИСЛО И КОРРЕКЦИЕЙ ОСТАТОЧНОЙ ПОГРЕШНОСТИ И СПОСОБ СИНТЕЗА ЧАСТОТЫ

СИНТЕЗАТОР ЧАСТОТЫ С ДЕЛЕНИЕМ НА ДРОБНОЕ ЧИСЛО И КОРРЕКЦИЕЙ ОСТАТОЧНОЙ ПОГРЕШНОСТИ И СПОСОБ СИНТЕЗА ЧАСТОТЫ

Патент Российской Федерации
Суть изобретения: Изобретение относится к синтезу частот и может быть использовано в системе радиосвязи. В синтезаторе частоты используется перестраиваемый генератор, выходной сигнал которого используется как выходной сигнал синтезатора частоты и передается на делитель с переменным коэффициентом деления (ДПКД). Выходной сигнал ДПКД передается на один вход фазового детектора. Другой вход фазового детектора принимает сигналы от опорного генератора. Выходной сигнал фазового детектора управляет перестраиваемым генератором. ДПКД имеет коэффициент деления, изменяемый во времени системой деления на дробное число с несколькими накапливающими регистрами таким образом, что действительный коэффициент деления может изменяться на дробные шаги. Из-за изменяемой во времени последовательности деления, прикладываемой к ДПКД, выходном сигнале имеется остаточный паразитный уровень. Для снижения этого паразитного уровня системой деления на дробное число, содержащей несколько накапливающих регистров, формируется вторая цифровая последовательность, которая применяется для выходного сигнала фазового детектора. Достигаемый технический результат - коррекция остаточной погрешности при улучшении свойств накапливающих регистров, связанных с возникновением паразитных сигналов и скоростью их работы. 3 с. и 7 з.п. ф-лы, 6 ил.
Поиск по сайту

1. С помощью поисковых систем

   С помощью Google:    

2. Экспресс-поиск по номеру патента


введите номер патента (7 цифр)

3. По номеру патента и году публикации

2000000 ... 2099999   (1994-1997 гг.)

2100000 ... 2199999   (1997-2003 гг.)
Номер патента: 2134930
Класс(ы) патента: H03L7/18, H03C3/09
Номер заявки: 95121757/09
Дата подачи заявки: 16.09.1994
Дата публикации: 20.08.1999
Заявитель(и): Моторола, Инк. (US)
Автор(ы): Александр В.Хитала (US)
Патентообладатель(и): Моторола, Инк. (US)
Описание изобретения: Изобретение относится к синтезу частот, в частности, к синтезу частот с использованием методов деления на дробное число.
Системы радиосвязи, как правило, содержат по меньшей мере два устройства связи. Каждое устройство связи содержит приемопередающее устройство для передачи и приема радиосигналов по одному из множества радиоканалов. Каждое приемопередающее устройство содержит синтезатор частоты для формирования радиосигналов.
При синтезе частот желательно получать выходной сигнал выбранной частоты за возможно короткое время при минимуме паразитных колебаний. Паразитные колебания обычно обусловлены фазовым детектором и возникают на частоте работы фазового детектора, которая определяется частотным разнесением каналов в системе фазовой автоматической подстройки частоты с делением нацело. Следовательно, ширина полосы частот системы фазовой автоматической подстройки частоты должна быть мала относительно частотного разнесения между каналами, чтобы свести к минимуму паразитные колебания. Уменьшение ширины полосы рабочих частот системы увеличивает время, необходимое для получения выбранной частоты.
Эту проблему можно решить делением на дробное число, которое позволяет фазовому детектору работать на гораздо более высокой частоте при таком же частотном разнесении каналов. Это дает возможность намного расширить полосу рабочих частот системы фазовой автоматической подстройки частоты и, таким образом, намного сократить время, необходимое для автоматической подстройки частоты. Два примера систем деления на дробное число описаны в патенте США 5093632 на "Синтез с делением на дробное число при фиксированном накапливающем регистре с коррекцией остаточной погрешности" (Hiеtala et al.) и в патенте США 5166642 на "Синтез с делением на дробное число при нескольких накапливающих регистрах с последовательной рекомбинацией" (Hietala). В этих известных устройствах схемы деления на дробное число могут использовать очень большое дробление, за счет чего остаточные паразитные колебания будут проявляться как возросшие шумы боковой полосы, а не дискретные паразитные сигналы.
Никакая система деления на дробное число не является совершенной, поскольку имеют место остаточные паразитные сигналы на частотах, дискретизация или чрезмерное возрастание шумов боковой полосы, как в упомянутых выше известных устройствах. Это обусловлено тем, что система деления на дробное число создает в некоторой степени рандомизированную последовательность для перемещения основного делителя системы, чтобы средняя частота была корректной. Следовательно, такая последовательность содержит полезную информацию о сдвиге частоты с дополнительной составляющей остаточного шума.
Увеличение числа накапливающих регистров и скорости, с которой они работают, может уменьшить амплитуду колебания остаточных шумов и разделить паразитные колебания на данной частоте сдвига. В конечном итоге достигается точка, при которой число накапливающих регистров и скорость их работы уже больше нельзя увеличивать из-за ограничений по скорости или для делителя. Таким образом, каждая система достигнет предельного состояния по паразитным сигналам даже при использовании схемы деления на дробное число.
В некоторых системах такой предел по паразитным сигналам недопустим. Остаточные паразитные колебания можно уменьшить, используя цифро-аналоговый преобразователь для преобразования некоторой комбинации внутреннего содержания накапливающих регистров в аналоговую форму, а затем передавая этот аналоговый сигнал на фильтр системы через разделительный конденсатор. Такая система для простого варианта с одним накапливающим регистром изображена на фиг. 1.
Однако описанная выше система коррекции остаточной погрешности нe очень хорошо подходит для интегральных схем, поскольку выбор конденсатора будет критичным и, даже если можно определить точное значение конденсатора, полученная схема не будет поддерживать необходимое равновесие между управляющим входом делителя и входом коррекции остаточной погрешности из-за изменений температуры, допусков и старения.
Следовательно, было бы целесообразно разработать способ коррекции остаточной погрешности для синтеза с делением на дробное число, который может быть реализован в виде интегральной схемы и нечувствителен к изменениям температуры, допускам и старению. Кроме того, было бы целесообразно, чтобы в таком способе коррекции остаточной погрешности были улучшены свойства накапливающих регистров, связанные с возникновением паразитных сигналов, и скорость их работы.
Описание чертежей.
Фиг. 1 - блок-схема синтеза частот с делением на дробное число при использовании традиционной коррекции остаточной погрешности.
Фиг. 2 - блок-схема радиотелефона, в котором может быть использовано настоящее изобретение.
Фиг. 3 - более детальная блок-схема радиотелефона, в котором может быть использовано настоящее изобретение.
Фиг. 4 - блок-схема синтезатора частоты согласно настоящему изобретению.
Фиг. 5 - детальная блок-схема синтезатора частоты согласно настоящему изобретению.
Фиг. 6 - детальная блок-схема генератора накачки зарядов, обычно именуемого также как модулятор, согласно настоящему изобретению.
Описание предпочтительного варианта.
В предпочтительном варианте настоящего изобретения используется синтезатор частоты, в котором выходной сигнал перестраиваемого генератора подается на цифровой делитель. Цифровой делитель имеет цифровой и коэффициент деления. Выходной сигнал цифрового делителя передается на один вход схемы фазового сравнения. Второй вход схемы фазового сравнения принимает сигналы от генератора опорного сигнала. Выходной сигнал схемы фазового сравнения отфильтровывается, чтобы удалить компоненты посторонних шумов и затем передается на управляющий вход перестраиваемого генератора. Управляющий вход обеспечивает то, что выходная частота перестраиваемого генератора будет саморегулироваться до тех пор, пока не станет равной частоте опорного генератора, умноженной на цифровой коэффициент деления.
Коэффициент деления цифрового делителя изменяется во времени с помощью системы деления на дробное число, содержащей несколько накапливающих регистров, таким образом, что действительный коэффициент деления может изменяться на дробные шаги. Коэффициент деления программируется таким образом, чтобы реализовать желаемую частоту канала, желаемую форму модулирующего сигнала и любой автоматический корректирующий сдвиг частоты.
Вследствие изменяющейся во времени последовательности деления, поступающей на цифровой делитель, в выходном сигнале синтезатора будет сохраняться достаточный уровень паразитного сигнала. Этот достаточный уровень паразитного сигнала уменьшается за счет формирования второй цифровой последовательности, основанной на внутреннем состоянии системы деления на дробное число, содержащей несколько накапливающих регистров, и приложения этой второй последовательности непосредственно к схеме накачки зарядов или модулятору фазового детектора.
В технологии интегральных схем отношение двух компонент может быть определено с высокой точностью. Однако абсолютное значение одной компоненты может сильно колебаться между отдельными группами интегральной схемы. Таким образом, традиционная система, аналогичная той, которая изображена на фиг. 1, не позволит произвести интегрирование, так как абсолютное значение емкости разделительного конденсатора должно быть фиксированным. Предлагаемый синтезатор частоты допускаeт интегрирование, поскольку усиление члена остаточной коррекции по сравнению с усилением фазового детектора определяется отношением значений резисторов (180, 181 по фиг. 6). Если основной ток генератора накачки зарядов увеличивается (а значит увеличивается и усиление фазового детектора) из-за технологических разбросов, то ток остаточной коррекции будет возрастать на пропорциональную величину и таким образом будет обеспечиваться правильный уровень коррекции при новом уровне тока генератора накачки зарядов.
На фиг. 2 изображен в виде блок-схемы радиотелефон 101. В предпочтительном варианте радиотелефоном 101 является радиотелефон, предназначенный для сотовой телефонной системы, такой как сотовая радиотелефонная система глобальной системы мобильной связи (GSM), например, модель SLF 1770B/PD радиотелефона GSM, выпускаемая фирмой Моторола, Инк.
На фиг. 3 изображена более детальная блок-схема радиотелефона 101. Радиотелефон 101 содержит передатчик 102, приемник 103, систему управления 104, интерфейс пользователя 105 и синтезатор 107. Синтезатор 107 обеспечивает приемник 103 и передатчик 102 сигналами, настроенными на желаемую частоту, чтобы позволить принимать и передавать данные от интерфейса пользователя 105 на удаленный приемопередатчик радиотелефонной системы связи. Кроме того, синтезатор 107 обеспечивает интерфейс пользователя 105 и управляющую логику 104 необходимым синхросигналом для правильной работы логических схем, содержащихся в упомянутых блоках.
На фиг. 4 в виде блок-схемы изображен синтезатор частоты 107, показанный на фиг. 3. Выход синтезатора 115 подсоединен к входу программируемого делителя 108, который, в свою очередь, подсоединен к одному входу фазового детектора 109. Второй входной сигнал фазового детектора 109 поступает от опорного генератора 116. Выходной сигнал фазового детектора 109 пропорционален фазовой погрешности между двумя входными сигналами. Этот выходной сигнал фазового детектора 109 передается на вход генератора накачки зарядов 110. Генератор накачки зарядов 110 обеспечивает импульсы тока, используемые для зарядки или разрядки фильтра системы 113. Фильтр системы 113 формирует выходное напряжение, которое используется как управляющий входной сигнал для управляемого напряжением генератора 114. И, наконец, выходной сигнал управляемого напряжением генератора 114 используется как выходной сигнал синтезатора 115, завершая таким образом фазовую автоматическую подстройку частоты
Программирующий вход программируемого делителя 108 управляется цифровой последовательностью шириной N 3 бит, выработанной системой управления делением на дробное число 112. Цифровая последовательность обеспечивает коэффициент деления с дробным значением для программируемого делителя 108, уменьшая таким образом размер минимального шага выходного сигнала синтезатора 115.
Кроме того, генератор последовательности остаточной корректировки 111 работает на N 1 внутренних битах системы управления делением на дробное число 112, чтобы сформировать цифровую последовательность, представляющую шумовые члены в цифровой последовательности. Выходной сигнал N 2 бит генератора последовательности остаточной коррекции 111 затем непосредственно подаются на генератор накачки зарядов 110. N 2 бит вызывают модуляцию тока во времени, чтобы скомпенсировать члены остаточных шумов, сформированные системой управления делением на дробное число 112.
Члены N 1, N 2 и N 3 представляют систему обозначений, используемую для представления трех цифровых последовательностей, содержащих три разных ширины в битах. В предпочтительном варианте N 1 имеет ширину 4 бита, N 2 имеет ширину 8 бит и N 3 имеет ширину 8 бит. Эти конкретные числа не составляют существа настоящего изобретения и могут изменяться в зависимости от реализации изобретения в конкретной системе.
На фиг.5 в виде блок-схемы изображен конкретный вариант синтезатора частоты 107. В предпочтительном варианте в синтезаторе частоты используется система с несколькими накапливающими регистрами, описанная в патенте США 5166642. Однако можно использовать любые другие системы с несколькими накапливающими регистрами, дающие аналогичный математический результат.
Данные 120, которые соответствуют сдвигу частоты, подаются в первый накапливающий регистр 121. Каждый накапливающий регистр кроме первого принимает содержание накапливающего регистра следующего более низкого порядка. Таким образом, каждый накапливающий регистр осуществляет цифровое интегрирование содержимого накапливающего регистра следующего более низкого порядка с первым накапливающим регистром 121, осуществляющим цифровое интегрирование входных данных 120. Таким образом, второй накапливающий регистр 122 осуществляет двойное интегрирование входных данных 120, третий накапливающий регистр 123 осуществляет тройное интегрирование входных данных 120 и четвертый накапливающий регистр 124 - четвертое интегрирование входных данных 120.
Выходной сигнал каждого накапливающего регистра является выходным сигналом переноса или переполнения. Эти выходные сигналы представляют данные сдвига частоты 120 или интегралы этих данных. Цифровая схема дифференцирования, состоящая из элемента задержки 125 и сумматора 126, подсоединена к выходу переноса четвертого накапливющего регистра 124. Выход этой схемы дифференцирования каскадирован через еще цифровые схемы дифференцирования, состоящие из элементы задержки 130 и 137 и сумматоров 131 и 138. Конечный результат заключается в том, что выходной сигнал четвертого накапливающего регистра 124 после прохождения через три цифровые схемы дифференцирования представляет теперь коррекцию более высокого порядка для сдвига частоты и может суммироваться с выходным сигналом первого накапливающего регистра 121 в сумматоре 138.
Выходные сигналы переноса второго накапливающего регистра 122 и третьего накапливающего регистра 123 добавляются в каскад цифровых схем дифференцирования в соответствующей точке, так что эти выходные сигналы переноса также обеспечивают коррекции более высокого порядка для сдвига частоты. К этой структуре добавляются разные дополнительные элементы задержки, чтобы гарантировать, что последовательности выходных сигналов переноса будут надлежащим образом совмещены и что сумматоры, используемые в цифровой схеме дифференцирования, будут изолированы друг от друга, так что задержки сумматоров не увеличат и не замедлят максимальную рабочую частоту. Все цифровые схемы дифференцирования и связанные с ними элементы задержки вместе обозначены как цифровая система дифференцирования 200.
Выходной сигнал цифровой системы дифференцирования 200 суммируется с данными частоты программируемого делителя в сумматоре 146. Полученная последовательность данных в битах N 3 передается на программируемый делитель 148. Эта последовательность данных представляет требуемый сдвиг частоты и член остаточных шумов.
В общей системе N-го порядка, описанной выше, выходной сигнал последовательности данных системы управления делением на дробное число может быть получен на следующей модели линейного Z-преобразователя:
DO = Z-ZN DI + Z-N(1-Z-1)NQN
где DI - входные данные сдвига частоты 120,
QN - член остаточных шумов.
Внутреннее содержание любого накапливающего регистра может быть получено в виде
DI (X) = Z-XDI-Z-XQ1-Z-(X-1)Q2- Z-(X-2)Q3-...-Z-1OX
где X - порядок накапливающего регистра.
Если содержимое данного накапливающего регистра вычесть из содержимого следующего накапливающего регистра самого низшего порядка, то получим следующий член
DI(X)-Z-1DI(X-1)=Z-1QX
Следовательно, член остаточной погрешности может быть восстановлен в цифровом виде посредством вычитания задержанного содержимого второго по порядку высоты накапливающего регистра из содержимого накапливающего регистра самого высокого порядка и дифференцирования результата N-1 раз.
Согласно фиг. 5, четыре наиболее важных бита второго по порядку высоты накапливающего регистра 123 задерживаются элементом задержки 155, а затем вычитаются их четыре старших разрядов накапливающего регистра самого высокого порядка 124 в сумматоре 156. В результате на выходе сумматора 156 получаем член, равный -Z-1Q4. Элементы задержки 157, 158 и сумматор 159 образуют цифровую схему дифференцирования. Выход сумматора 159 будет равен -Z-2(1-Z-1)Q4. Элементы задержки 160, 161 и сумматор 162 образуют вторую цифровую схему дифференцирования. Выход сумматора 162 будет равен -Z-3(1-Z-1)2Q4. Элементы задержки 163, 164 и сумматор 165 образуют третью цифровую схему дифференцирования. Выход сумматора 165 будет равен -Z-4(1-Z-1)3Q4. И наконец, этот выход сумматора 165 пропускается через цифровой элемент задержки 167, чтобы дать в итоге - Z-5(1-Z-1)3Q4. Этот член будет затем приложен к генератору накачки зарядов 154 с эффективным коэффициентом усиления усилением Кфост.
Теперь вернемся к последовательности, прикладываемой к делителю 148. Поскольку фазовый детектор 152 сравниваeт фазу, а нe частоту, выходной сигнал делителя 148 будет эффективно интегрирован после прохождения через фазовый детектор 152. Следовательно, фазовый член в выходном сигнале детектора можно представить в области Z-преобразования как

где Kф - коэффициент преобразования фазового детектора;
N - среднее делимое (N · P + A + Num/Dem)
К этому необходимо добавить еще одну задержку, чтобы учесть задержку, возникающую при программировании делителя 148, пока выходной сигнал этого делителя не передан на фазовый детектор 152.

Член коррекции остаточных шумов элемента задержки 167 может быть представлен в области z-преобразования как
Ф02 = -(z-5(1-z-1)3Kфост.)Q4
Если выбранное значение Kфост равно коэффициенту передачи фазового детектора, деленному на среднее делимое системы, тогда можно достичь удовлетворительной компенсации любых членов остаточных шумов.
На фиг. 6 представлена блок-схема генератора накачки зарядов 153, выполненного согласно предпочтительному варианту настоящего изобретения. Специалист в данной области сможет заменить его другими подходящими схемами генератора накачки зарядов. Данный вид генератора накачки зарядов будет использоваться с фазовым детектором с двумя состояниями. (Аналогичные схемы могут быть получены для фазовых детекторов с тремя состояниями). Источник тока 169 постоянно включен. Сток тока 170 включен в течение половины времени, когда система автоматической подстройки частоты фиксирована, и имеет ток, вдвое превышающий ток источника 169. Это дает волну тока в виде меандра на выходе 168 с нулевым общим переносом заряда в фильтр системы, когда данная система фиксирована.
К этой основной структуре добавлена схема лестничного типа "R-2R" к линии управления стока тока 170. Такая структура создает ток в каждой "ступеньке лестницы", который составляет половину тока в следующей более высокой ступеньке. Следовательно, двоичное слово может быть введено в такую структуру для программирования аналогового тока на основании цифрового слова. Схематически это можно представить следующим образом: каждая "ступенька лестницы" управляется инвертором 182, который направляет ток в ступеньке по одной из двух линий, переключаемых передающими затворами 183. Каждый из инверторов 182 управляется одним битом последовательности данных, выработанной генератором последовательности остаточной коррекции 171-179. Один выходной сигнал из этих двух возможных линий тока ступенек добавляется в сток тока 170. Другая линия проходит к земле через транзистор 184. Таким образом, входные сигналы 171-179 модулируют уровень тока в стоке тока 170 и обеспечивают способ добавления сигнала коррекции остаточной погрешности к выходному сигналу фазового детектора.
Коэффициент коррекции остаточной погрешности должно быть равен коэффициенту передачи фазового детектора Kф, деленному на средний коэффициент деления, для компенсации. Коэффициент передачи фазового детектора составляет Iф/2П, так что максимальный ток из схемы лестничного типа будет током генератора накачки зарядов, необходимым для нормальной системы, деленным на 2ПNL. Половина этого тока должна быть вычтена на токорегулирующем резисторе для стока тока 1770. Это позволяет определить номинальные значения резисторов 180, 181 и 185.
Резистор 185 должен быть равен R/2, так что ток в стоке 170 (2·VDN-VBE)/R) будет вдвое превышать ток в стоке 169. В описанной схеме остаточной коррекции дополнительный ток пропускается через схему лестничного типа R-2R. Если остаточная погрешность установлена на нуль, тогда биты данных будут 10000000. Общий ток в схеме лестничного типа будет 2·(VDN-VBE)/πNR. Чтобы сохранить генератор накачки зарядов 110 в том же состоянии, что и без коррекции погрешности, этот ток должен быть вычтен из основной линии тока, так чтобы сумма двух токов была опять равна 2·(VDN-VBE)/R/. Следовательно, За счет этой операции и с учетом закона Ома номинальное значение резистора 185 становится равным R/(2-IπN).
Минимальный ток, проходящий через резисторную "лестницу" равен 0, что соответствует состоянию 00000000 или максимальной отрицательной коррекции. Максимальный ток, проходящий через лестницу, равен 2·(VDN-VBE)/πNR , что соответствует состоянию 11111111 или максимальному положительному току. Если остаточная погрешность положительна, тогда одна единица равна 10000001, если же она отрицательная - одна единица равна 01111111, следовательно, первый (наиболее значимый) бит используется в качестве знака для токовой коррекции.
Формула изобретения: 1. Синтезатор частоты, содержащий управляемый генератор, предназначенный для формирования первого сигнала, имеющего первую частоту, систему управления делением на дробное число, вырабатывающую сигнал последовательности для делителя, содержащий требуемое значение и значение погрешности, делитель с переменным коэффициентом деления, подсоединенный к управляемому генератору и системе управления делением на дробное число, предназначенный для деления первой частоты первого сигнала в зависимости от сигнала последовательности для делителя и формирования разделенного сигнала, фазовый детектор, подсоединенный к делителю с переменным коэффициентом деления, предназначенный для определения фазы разделенного сигнала и формирования детектированного разделенного сигнала, отличающийся тем, что содержит генератор сигнала коррекции погрешности, подсоединенный к системе управления делением на дробное число, предназначенный для аппроксимации погрешности, содержащейся в первом разделенном сигнале из-за значения погрешности в сигнале последовательности для делителя, и формирования сигнала коррекции погрешности, и модулятор, подсоединенный к фазовому детектору и управляемому генератору, предназначенный для модуляции детектированного разделенного сигнала сигналом коррекции погрешности и выработки модулированного сигнала, имеющего уменьшенную остаточную погрешность, и для регулирования частоты выходного сигнала управляемого генератора.
2. Синтезатор частоты по п.1, отличающийся тем, что содержит фильтр, подсоединенный к модулятору для фильтрации модулированного сигнала.
3. Синтезатор частоты по п.1 или 2, отличающийся тем, что система управления делением на дробное число содержит цепочку накапливающих регистров, подсоединенную к цифровой системе дифференцирования.
4. Синтезатор частоты по п.3, отличающийся тем, что цепочка накапливающих регистров, подсоединенная к цифровой системе дифференцирования, содержит вход для сигнала сдвига частоты, первый накапливающий регистр, подсоединенный к входу, предназначенный для интегрирования сигнала сдвига частоты с формированием первого интегрированного сигнала и первого сигнала переноса, второй накапливающий регистр, подсоединенный к первому накапливающему регистру, предназначенный для интегрирования первого интегрированного сигнала с формированием второго интегрирования сигнала и второго сигнала переноса, первую цифровую схему дифференцирования, подсоединенную ко второму накапливающему регистру, предназначенную для дифференцирования второго сигнала переноса с формированием дифференцированного второго сигнала переноса, вторую цифровую схему дифференцирования, подсоединенную к первому накапливающему регистру и первой цифровой схеме дифференцирования, предназначенную для объединения дифференцированного второго сигнала переноса с первым сигналом переноса и формирования первого объединенного сигнала, третью цифровую схему дифференцирования, подсоединенную ко второй цифровой схеме дифференцирования, предназначенную для дифференцирования объединенного сигнала и формирования первого дифференцированного объединенного сигнала, и сумматор, подсоединенный к третьей цифровой схеме дифференцирования, предназначенный для объединения первого дифференцированного объединенного сигнала с сигналом делителя частоты программируемого делителя с формированием сигнала последовательности деления.
5. Синтезатор частоты по п.4, отличающийся тем, что генератор сигнала коррекции погрешности содержит сумматор, подсоединенный к системе управления делением на дробное число, предназначенный для объединения первого интегрированного сигнала со вторым интегрированным сигналом и образования второго объединенного сигнала, и цепочку цифровых схем дифференцирования коррекции погрешности, подсоединенную к сумматору, предназначенную для дифференцирования второго объединенного сигнала с формированием первого сигнала коррекции погрешности.
6. Синтезатор частоты с делением на дробное число, принимающий первый сигнал для выбора частоты выходного сигнала управляемого генератора посредством деления данного выходного сигнала с помощью делителя с переменным коэффициентом деления, управляемого сигналом последовательности деления от цепочки накапливающих регистров, причем сигнал последовательности деления содержит требуемое значение и значение погрешности, содержащий фазовый детектор, подсоединенный к выходу делителя с переменным коэффициентом деления, предназначенный для определения фазы разделенного сигнала и выработки детектированного разделенного сигнала, фильтр системы, предназначенный для формирования отфильтрованного сигнала, управляемый генератор, предназначенный для приема отфильтрованного сигнала и формирования выходного сигнала, имеющего заданную частоту, отличающийся тем, что содержит генератор сигнала коррекции погрешности, предназначенный для аппроксимации погрешности, содержащейся в сигнале последовательности деления, и выработки сигнала коррекции погрешности, модулятор, подсоединенный к фильтру системы и к выходу фазового детектора, предназначенный для модуляции детектированного разделенного сигнала сигналом коррекции погрешности и формирования модулированного сигнала, имеющего уменьшенную остаточную погрешность.
7. Способ синтеза частоты, включающий операции формирования первого сигнала первой частоты, выработки сигнала последовательности деления, содержащего требуемое значение и значение погрешности, деления частоты первого сигнала, зависящего от сигнала последовательности деления, и формирования первого разделенного сигнала, определения фазы разделенного сигнала и формирования продетектированного разделенного сигнала, отличающийся тем, что дополнительно включает операции аппроксимации погрешности, содержащейся в первом разделенном сигнале из-за значения погрешности в сигнале последовательности деления, и формирования первого сигнала коррекции погрешности, модуляции продетектированного разделенного сигнала сигналом коррекции погрешности и выработки модулированного сигнала, имеющего уменьшенную остаточную погрешность, для регулирования первой частоты первого сигнала.
8. Способ по п.7, отличающийся тем, что дополнительно включает в себя операции фильтрации модулированного сигнала в ответ на операцию модуляции.
9. Способ по п.7 или 8, отличающийся тем, что операция выработки сигнала последовательности деления включает в себя операции приема сигнала сдвига частоты, интегрирования сигнала сдвига частоты, формирования первого интегрированного сигнала и первого сигнала переноса, интегрирования первого интегрированного сигнала с образованием второго интегрированного сигнала и второго сигнала переноса, дифференцирования второго сигнала переноса с формированием дифференцированного второго сигнала переноса, объединения дифференцированного второго сигнала переноса с первым сигналом переноса, формирования первого объединенного сигнала, дифференцирования первого объединенного сигнала, формирования первого дифференцированного объединенного сигнала и объединения первого дифференцированного объединенного сигнала с сигналом делителя частоты для программируемого делителя с формирователем сигнала последовательности деления.
10. Способ по п.9, отличающийся тем, что операция аппроксимации погрешности включает в себя объединение первого интегрированного сигнала со вторым интегрированным сигналом с образованием второго объединенного сигнала и дифференцирование второго объединенного сигнала с формированием первого сигнала коррекции погрешности.