Главная страница  |  Описание сайта  |  Контакты
Патент на изобретение №2475811

(19)

RU

(11)

2475811

(13)

C1

(51) МПК G06F7/50 (2006.01)

(12) ОПИСАНИЕ ИЗОБРЕТЕНИЯ К ПАТЕНТУ Статус: по данным на 18.02.2013 - нет данных Пошлина:

(21), (22) Заявка: 2011145729/08, 10.11.2011

(24) Дата начала отсчета срока действия патента:

10.11.2011

Приоритет(ы):

(22) Дата подачи заявки: 10.11.2011

(45) Опубликовано: 20.02.2013

(56) Список документов, цитированных в отчете о

поиске: RU 2380739 C1, 27.01.2010. RU 2408922 C1, 10.01.2011. SU 1034031 A1, 07.08.1983. US 2010164543 A1, 01.07.2010. EP 0878054 A1, 18.11.1998.

Адрес для переписки:

630049, г.Новосибирск, Красный пр-кт, 171/Б, кв.39, В.В. Шубину

(72) Автор(ы):

Шубин Владимир Владимирович (RU)

(73) Патентообладатель(и):

Общество с ограниченной ответственностью "СибИС" (RU)

(54) ПОЛНЫЙ СУММАТОР

(57) Реферат:

Изобретение относится к вычислительной технике и может быть использовано при построении многоразрядных быстродействующих сумматоров и АЛУ. Техническим результатом является повышение надежности и уменьшение габаритов устройства. Сумматор содержит восемь полевых транзисторов Р-типа, восемь полевых транзисторов N-типа, входы слагаемых А и В, вход переноса C IN , три инвертора, двухвходовой логический элемент ИСКЛЮЧАЮЩЕЕ-ИЛИ, выводы питания высокого и низкого уровней напряжения. 1 ил., 1 табл.

Предлагаемое изобретение относится к вычислительной технике и может быть использовано при построении многоразрядных быстродействующих сумматоров и АЛУ.

Известен полный сумматор [Hubert Kaeslin, «Digital Integrated Circuit Design. From VLSI Architectures to CMOS Fabrication», Cambridge University Press, New York, 2008. p.408, Fig.8.18 (с) (в тексте: Mirror adder (зеркальный сумматор)).

Недостатком известного полного сумматора является низкое быстродействие формирования сигнала переноса. В указанном полном сумматоре вход переноса C IN соединен с затворами трех комплементарных пар транзисторов, которые вносят основной вклад в величину паразитной входной емкости по этому входу. Так как входная емкость является емкостной нагрузкой для сигнала переноса С IN , то ее величина оказывает непосредственное влияние на длительность переключения транзисторов, подсоединенных к входу переноса С IN , и эта длительность, при прочих равных условиях, прямо пропорциональна значению этой емкости и, следовательно, значению времени формирования входного и, соответственно, выходного сигнала первого инвертора. Таким образом, повышенная величина значения паразитной входной емкости приводит к увеличению задержки формирования сигнала переноса на выходе С OUT .

Кроме того, известен полный сумматор [Шубин В.В., патент на изобретение РФ 2380739, G06F 7/50, Сумматор, ФГУ ФИПС, бюллетень 3, 27.01.2010 г.] (в тексте: сумматор), являющийся прототипом предлагаемого изобретения и содержащий полевые транзисторы Р-типа с первого по двенадцатый и N-типа с тринадцатого по двадцать четвертый, вход слагаемого А, соединенный с затворами первого, пятого, шестого, десятого, четырнадцатого, шестнадцатого, девятнадцатого и двадцать четвертого транзисторов, вход слагаемого В, соединенный с затворами второго, четвертого, седьмого, одиннадцатого, пятнадцатого, семнадцатого, двадцатого и двадцать третьего транзисторов, вход переноса С IN , соединенный с затворами третьего, двенадцатого, тринадцатого и двадцать второго транзисторов, вывод питания высокого уровня напряжения, соединенный с истоками первого, второго, четвертого, шестого, седьмого, восьмого и десятого транзисторов, вывод питания низкого уровня напряжения, соединенный с истоками четырнадцатого, пятнадцатого, семнадцатого, девятнадцатого, двадцатого, двадцать первого и двадцать четвертого транзисторов, двухвходовой логический элемент И-НЕ, первый и второй входы которого соединены с входами слагаемых, соответственно, А и В, а выход - с затвором восьмого транзистора, и двухвходовой логический элемент ИЛИ-НЕ, первый и второй входы которого соединены с входами слагаемых, соответственно, А и В, а выход - с затвором двадцать первого транзистора, причем стоки первого и второго транзисторов соединены с истоком третьего, сток четвертого - с истоком пятого, стоки шестого и седьмого - с истоком девятого, сток десятого - с истоком одиннадцатого, стоки восьмого и одиннадцатого - с истоком двенадцатого, стоки четырнадцатого и пятнадцатого - с истоком тринадцатого, сток семнадцатого - с истоком шестнадцатого, стоки девятнадцатого и двадцатого - с истоком восемнадцатого, сток двадцать четвертого - с истоком двадцать третьего, стоки двадцать первого и двадцать третьего - с истоком двадцать второго, стоки третьего, пятого, тринадцатого и шестнадцатого - с затворами девятого и восемнадцатого транзисторов и входом первого инвертора, выход которого является выходом сигнала переноса С OUT , и стоки девятого, двенадцатого, восемнадцатого и двадцать второго транзисторов - с входом второго инвертора, выход которого является выходом результата сложения S.

Недостатком известного полного сумматора является то, что он содержит большое количество элементов и требует большого количества коммутационных связей. Так как надежность любого физического объекта не может быть абсолютной и прямо зависит от количества компонентов в его составе и количества связей, соединяющих эти компоненты, то использование при создании любого устройства большего количества компонентов и связей между ними снижает надежность работы этого устройства.

Кроме того, использование большего количества компонентов и связей при создании устройства приводит к увеличению его массогабаритных показателей, в данном случае полного сумматора.

Задачей предлагаемого изобретения является повышение надежности полного сумматора и снижение его массогабаритных показателей.

Поставленная задача достигается тем, что в полный сумматор, содержащий полевые транзисторы Р-типа с первого по восьмой и N-типа с девятого по шестнадцатый, вход слагаемого А, соединенный с затворами первого, пятого, десятого и двенадцатого транзисторов, вход слагаемого В, соединенный с затворами второго, четвертого, одиннадцатого и тринадцатого транзисторов, вход переноса С IN , соединенный с затворами третьего, восьмого, девятого и шестнадцатого транзисторов, вывод питания высокого уровня напряжения, соединенный с истоками первого, второго и четвертого транзисторов, вывод питания низкого уровня напряжения, соединенный с истоками десятого, одиннадцатого и тринадцатого транзисторов, причем стоки первого и второго транзисторов соединены с истоком третьего, сток четвертого - с истоком пятого, сток шестого - с истоком седьмого, стоки десятого и одиннадцатого - с истоком девятого, сток тринадцатого - с истоком двенадцатого, сток пятнадцатого - с истоком четырнадцатого, стоки третьего, пятого, девятого и двенадцатого - с затворами седьмого и четырнадцатого транзисторов и входом первого инвертора, выход которого является выходом сигнала переноса С OUT , а стоки седьмого, восьмого, четырнадцатого и шестнадцатого - с входом второго инвертора, выход которого является выходом результата сложения S, введены третий инвертор, выход которого соединен с затвором шестого и истоками восьмого и пятнадцатого транзисторов и двухвходовой логический элемент ИСКЛЮЧАЮЩЕЕ-ИЛИ, первый и второй входы которого соединены с входами слагаемых, соответственно, А и В, а выход - с затвором пятнадцатого и истоками шестого и шестнадцатого транзисторов и входом третьего инвертора.

Таким образом, в предлагаемом полном сумматоре по сравнению с прототипом отсутствуют транзисторы: седьмой, восьмой, десятый, одиннадцатый, двадцатый, двадцать первый, двадцать третий и двадцать четвертый, а значит и все связи, которые использовались для соединения терминалов этих транзисторов, что позволяет повысить надежность полного сумматора и снизить его массогабаритные показатели, сохраняя при этом быстродействие, достигнутое прототипом.

На чертеже приведена схема предлагаемого полного сумматора.

Предлагаемый полный сумматор содержит: полевые транзисторы Р-типа с первого 1 по восьмой 8 и N-типа с девятого 9 по шестнадцатый 16, первый инвертор 17, вход которого соединен со стоками транзисторов 3, 5, 9, 12 и затворами транзисторов 7 и 14, а выход является выходом сигнала переноса С OUT , второй инвертор 18, вход которого соединен со стоками транзисторов 7, 8, 14 и 16, а выход является выходом сигнала результата сложения S, третий инвертор 19, выход которого соединен с затвором шестого 6 и истоками восьмого 8 и пятнадцатого 15 транзистров, а вход - с выходом двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 20 и затвором пятнадцатого 15 и истоками шестого 6 и шестнадцатого 16 транзисторов, вход слагаемого А, соединенный с затворами первого 1, пятого 5, десятого 10 и двенадцатого 12 транзисторов и первым входом двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 20, вход слагаемого В, соединенный с затворами второго 2, четвертого 4, одиннадцатого 11 и тринадцатого 13 транзисторов и вторым входом двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 20, вывод питания высокого уровня напряжения 21, соединенный с истоками первого 1, второго 2 и четвертого 4 транзисторов, вывод питания низкого уровня напряжения 22, соединенный с истоками десятого 10, одиннадцатого 11 и тринадцатого 13 транзистров, причем стоки первого 1 и второго 2 транзисторов соединены с истоком третьего 3, сток четвертого 4 - с истоком пятого 5, сток шестого 6 - с истоком седьмого 7, стоки десятого 10 и одиннадцатого 11 - с истоком девятого 9, сток тринадцатого 13 - с истоком двенадцатого 12 и сток пятнадцатого 15 транзистора - с истоком четырнадцатого 14.

Допускается произвольное выполнение логических элементов первого, второго и третьего инверторов и двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ, реализующих соответствующую функцию.

Предлагаемый полный сумматор представляет собой логическую схему комбинационного типа и работает следующим образом.

На входы слагаемых А и В поступают значения сигналов, требующих сложения, а на вход переноса С IN - значение сигнала переноса.

В результате действия сигналов поступающих на входы полного сумматора С IN , А и В, на его выходах С OUT и S должны появиться значения сигналов, соответствующих нижеприведенной таблице истинности.

Таблица

Истинность полного сумматора

комбинации

С IN

А

В

С OUT

S

1

0

0

0

0

0

2

0

0

1

0

1

3

0

1

0

0

1

4

0

1

1

1

0

5

1

0

0

0

1

6

1

0

1

1

0

7

1

1

0

1

0

8

1

1

1

1

1

В комбинациях 1-4 на вход переноса С IN и на затворы подключенных к нему транзисторов 3, 8, 9 и 16 поступает напряжение низкого уровня, которое соответствует значению «0» таблицы истинности полного сумматора. Поэтому транзисторы Р-типа 3 и 8 - открываются, a N-типа 9 и 16 - закрываются.

Если при этом на входы слагаемых А и В поступает напряжение низкого уровня, то транзисторы Р-типа 1, 2, 4 и 5, подключенные своими затворами к этим входам - открываются и N-типа 10-13 - закрываются, а на выходе двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 20, в соответствии с выполняемой им функцией, формируется напряжение низкого уровня, соответствующее значению «0» таблицы истинности полного сумматора, которое поступает на затвор транзистора 15, истоки транзистров 6 и 16 и вход третьего инвертора 19. Поэтому транзистор N-типа 15 - закрывается, а на выходе третьего инвертора 19 формируется, инверсное относительно входного, напряжение высокого уровня - «1», которое поступает на затвор транзистра 6 и истоки транзисторов 8 и 15, в результате чего транзистор Р-типа 6 - закрывается. Через открытые транзисторы 1-5 с вывода питания высокого уровня напряжения 21 и через открытый транзистор 8 с выхода третьего инвертора 19 на затворы транзисторов 7, 14 и на входы первого 17 и второго 18 инверторов поступает напряжение высокого уровня - «1», которое закрывает транзистор Р-типа 7 и открывает транзистор N-типа 14. Так как на входы первого 17 и второго 18 инверторов поступает напряжение высокого уровня - «1», то на их выходах, соответственно, С OUT и S формируются напряжения, инверсные относительно входных, низкого уровня - «0».

Если же на вход слагаемого А(В) поступает напряжение низкого уровня («0»), а на вход слагаемого В(А) - высокого («1»), то транзисторы Р-типа 1(2), 5(4) и N-типа 11(10), 13(12), подключенные своими затворами к этим входам - открываются, Р-типа 2(1), 4(5) и N-типа 10(11), 12(13) - закрываются, а на выходе двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 20, в соответствии с выполняемой им функцией, формируется напряжение высокого уровня, которое поступает на затвор транзистора 15, истоки транзистров 6 и 16 и вход третьего инвертора 19. Поэтому транзистор N-типа 15 открывается, а на выходе третьего инвертора 19 формируется, инверсное относительно входного, напряжение низкого уровня - «0», которое поступает на затвор транзистора 6 и истоки транзисторов 8 и 15, в результате чего транзистор Р-типа 6 - открывается. Через открытые транзисторы 1(2) и 3 с вывода питания высокого уровня напряжения 21 на затворы транзисторов 7 и 14 и на вход первого инвертора 17 поступает напряжение высокого уровня - «1». Поэтому транзистор Р-типа 7 закрывается, а транзистор N-типа 14 - открывается. Так как на вход первого инвертора 17 поступает напряжение высокого уровня - «1», то на его выходе С OUT формируется, инверсное относительно входного, напряжение низкого уровня - «0». Одновременно с выхода третьего инвертора 20, через открытые транзисторы N-типа 14 и 15 на вход второго инвертора 18 поступает напряжения низкого уровня - «0», которое инвертируется на его выходе S в напряжение высокого уровня - «1». При этом вход первого инвертора 17 остается изолированным от напряжения низкого уровня закрытыми транзисторами N-типа 9 и 12(13), а вход второго 18 - от напряжения высокого уровня закрытыми транзисторами Р-типа 7 и N-типа 16. Таким образом, реализуется комбинация 2( 3) таблицы истинности полного сумматора.

В случае, когда на входы А и В поступает напряжение высокого уровня - «1», транзисторы Р-типа 1, 2, 4, 5, подключенные своими затворами к этим входам - закрываются, N-типа 10-13 - открываются, а на выходе двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 20, в соответствии с выполняемой им функцией, формируется напряжение низкого уровня - «0», которое поступает на затвор транзистора 15, истоки транзистров 6 и 16 и вход третьего инвертора 20. Поэтому транзистор N-типа 15 - закрывается, а на выходе третьего инвертора 20 формируется, инверсное относительно входного, напряжение высокого уровня - «1», которое поступает на затвор транзистра 6 и истоки транзисторов 8 и 15, в результате чего транзистор Р-типа 6 - закрывается. Через открытые транзисторы 12 и 13 с вывода питания низкого уровня напряжения 22 на затворы транзисторов 7 и 14 и на вход первого инвертора 17 поступает напряжение низкого уровня - «0». Поэтому транзистор Р-типа 7 открывается, N-типа 14 - закрывается. Так как на вход первого инвертора 17 поступает напряжение низкого уровня - «0», то на его выходе С OUT формируется, инверсное относительно входного, напряжение высокого уровня - «1». Одновременно с выхода третьего инвертора 20 через открытый транзистор Р-типа 8 на вход второго инвертора 18 поступает напряжение высокого уровня - «1». Поэтому на выходе S этого инвертора формируется, инверсное относительно входного, напряжение низкого уровня - «0». При этом вход первого инвертора 17 остается изолированным от напряжения высокого уровня закрытыми транзисторами Р-типа 1, 2, 4, 5 и второго инвертора 18 - от напряжения низкого уровня закрытыми транзисторами N-типа 16 и Р-типа 6. Таким образом, реализуется комбинация 4 таблицы истинности полного сумматора.

В комбинациях 5-8 на вход переноса С IN и на затворы подключенных к нему транзисторов 3, 8, 9 и 16 поступает напряжение высокого уровня - «1». Поэтому транзисторы Р-типа 3 и 8 - закрываются, а N-типа 9 и 16 - открываются.

Если при этом на входы слагаемых А и В поступает напряжение низкого уровня, то транзисторы Р-типа 1, 2, 4 и 5, подключенные своими затворами к этим входам - открываются и N-типа 10-13 - закрываются, а на выходе двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 20, в соответствии с выполняемой им функцией, формируется напряжение низкого уровня - «0», которое поступает на затвор транзистора 15, истоки транзистров 6 и 16 и вход третьего инвертора 19. Поэтому транзистор N-типа 15 - закрывается, а на выходе третьего инвертора 19 формируется, инверсное относительно входного, напряжение высокого уровня - «1», которое поступает на затвор транзистра 6 и истоки транзисторов 8 и 15, в результате чего транзистор Р-типа 6 - закрывается. Через открытые транзисторы 4, 5 с вывода питания высокого уровня напряжения 21 на затворы транзисторов 7, 14 и на вход первого инвертора 17 поступает напряжение высокого уровня - «1», которое закрывает транзистор Р-типа 7 и открывает транзистор N-типа 14. Так как на вход первого инвертора 17 поступает напряжение высокого уровня - «1», то на его выходе С OUT формируется, инверсное относительно входного, напряжение низкого уровня - «0». Одновременно через открытый транзистор 16 с выхода двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 20 на вход второго инвертора 18 поступает напряжение низкого уровня - «0». Поэтому на выходе S этого инвертора формируется, инверсное относительно входного, напряжение высокого уровня - «1». При этом вход первого инвертора 17 остается изолированным от напряжения низкого уровня закрытыми транзисторами N-типа 10-13, а вход второго инвертора 18 - от напряжения высокого уровня закрытыми транзисторами Р-типа 8 и N-типа 15. Таким образом, реализуется комбинация 5 таблицы истинности полного сумматора.

Если же на вход слагаемого А(В) поступает напряжение низкого уровня («0»), а на вход слагаемого В(А) - высокого («1»), то транзисторы Р-типа 1(2), 5(4) и N-типа 11(10), 13(12), подключенные своими затворами к этим входам - открываются, Р-типа 2(1), 4(5) и N-типа 10(11), 12(13) - закрываются, а на выходе двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 20, в соответствии с выполняемой им функцией, формируется напряжение высокого уровня, которое поступает на затвор транзистора 15, истоки транзистров 6 и 16 и вход третьего инвертора 19. Поэтому транзистор N-типа 15 открывается, а на выходе третьего инвертора 19 формируется, инверсное относительно входного, напряжение низкого уровня - «0», которое поступает на затвор транзистора 6 и истоки транзисторов 8 и 15, в результате чего транзистор Р-типа 6 - открывается. Через открытые транзисторы 9 и 11(10) с вывода питания низкого уровня напряжения 22 на затворы транзисторов 7 и 14 и на вход первого инвертора 17 поступает напряжение низкого уровня - «0». Поэтому транзистор Р-типа 7 открывается, транзистор N-типа 14 - закрывается. Так как на вход первого инвертора 17 поступает напряжение низкого уровня - «0», то на его выходе С OUT формируется, инверсное относительно входного, напряжение высокого уровня - «1». Одновременно с выхода двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 20, через открытые транзисторы Р-типа 6 и 7 на вход второго инвертора 18 поступает напряжения высокого уровня - «1», которое формирует на его выходе S, инверсное относительно входного, напряжение низкого уровня - «0». При этом вход первого инвертора 17 остается изолированным от напряжения высокого уровня закрытыми транзисторами Р-типа 3 и 4(5), а вход второго 18 - от напряжения низкого уровня закрытыми транзисторами Р-типа 8 и N-типа 14. Таким образом, реализуется комбинация 6( 7) таблицы истинности полного сумматора.

В случае, когда на входы А и В поступает напряжение высокого уровня - «1», транзисторы Р-типа 1, 2, 4, 5, подключенные своими затворами к этим входам - закрываются, N-типа 10-13 - открываются, а на выходе двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 20, в соответствии с выполняемой им функцией, формируется напряжение низкого уровня - «0», которое поступает на затвор транзистора 15, истоки транзистров 6 и 16 и вход третьего инвертора 20. Поэтому транзистор N-типа 15 - закрывается, а на выходе третьего инвертора 20 формируется, инверсное относительно входного, напряжение высокого уровня - «1», которое поступает на затвор транзистра 6 и истоки транзисторов 8 и 15, в результате чего транзистор Р-типа 6 - закрывается. Через открытые транзисторы 9-13 с вывода питания низкого уровня напряжения 22 на затворы транзисторов 7 и 14 и на вход первого инвертора 17 поступает напряжение низкого уровня - «0». Поэтому транзистор Р-типа 7 открывается, N-типа 14 - закрывается. Так как на вход первого инвертора 17 поступает напряжение низкого уровня - «0», то на его выходе С OUT формируется, инверсное относительно входного, напряжение высокого уровня - «1». Одновременно с двухвходового логического элемента ИСКЛЮЧАЮЩЕЕ-ИЛИ 20, через открытый транзистор N-типа 16 на вход второго инвертора 18 поступает напряжение низкого уровня - «0». Поэтому на выходе S этого инвертора формируется, инверсное относительно входного, напряжение высокого уровня - «1». При этом входы первого 17 и второго 18 инверторов остаются изолированными от напряжения высокого уровня закрытыми транзисторами Р-типа 1-5 и 8. Таким образом, реализуется комбинация 8 таблицы истинности полного сумматора.

В предлагаемой схеме полного сумматора введены двухвходовой логический элемент ИСКЛЮЧАЮЩЕЕ-ИЛИ и третий инвертор, что позволяет из схемы-прототипа исключить транзисторы Р-типа седьмой, восьмой, десятый, одиннадцатый, N-типа двадцатый, двадцать первый, двадцать третий и двадцать четвертый и двухвходовые логические элементы И-НЕ и ИЛИ-НЕ, вследствие чего общее количество используемых транзисторов в схеме полного сумматора уменьшено на восемь и устранены все связи, которые ранее использовались для соединения терминалов этих транзисторов, что позволяет повысить надежность полного сумматора и снизить его массогабаритные показатели, сохраняя при этом быстродействие, достигнутое прототипом.

Таким образом, в предлагаемом полном сумматоре за счет уменьшения количества используемых компонентов и связей, необходимых для их соединения, повышена надежность и уменьшены массогабаритные показатели всего устройства. При этом быстродействие, достигнутое прототипом, сохраняется на прежнем уровне.

Формула изобретения

Полный сумматор, содержащий полевые транзисторы Р-типа с первого по восьмой и N-типа с девятого по шестнадцатый, вход слагаемого А, соединенный с затворами первого, пятого, десятого и двенадцатого транзисторов, вход слагаемого В, соединенный с затворами второго, четвертого, одиннадцатого и тринадцатого транзисторов, вход переноса C IN , соединенный с затворами третьего, восьмого, девятого и шестнадцатого транзисторов, вывод питания высокого уровня напряжения, соединенный с истоками первого, второго и четвертого транзисторов, вывод питания низкого уровня напряжения, соединенный с истоками десятого, одиннадцатого и тринадцатого транзисторов, причем стоки первого и второго транзисторов соединены с истоком третьего, сток четвертого - с истоком пятого, сток шестого - с истоком седьмого, стоки десятого и одиннадцатого - с истоком девятого, сток тринадцатого - с истоком двенадцатого, сток пятнадцатого - с истоком четырнадцатого, стоки третьего, пятого, девятого и двенадцатого - с затворами седьмого и четырнадцатого транзисторов и входом первого инвертора, выход которого является выходом сигнала переноса С OUT , а стоки седьмого, восьмого, четырнадцатого и шестнадцатого - с входом второго инвертора, выход которого является выходом результата сложения S, отличающийся тем, что в него введены третий инвертор, выход которого соединен с затвором шестого и истоками восьмого и пятнадцатого транзисторов и двухвходовый логический элемент ИСКЛЮЧАЮЩЕЕ-ИЛИ, первый и второй входы которого соединены с входами слагаемых соответственно А и В, а выход - с затвором пятнадцатого и истоками шестого и шестнадцатого транзисторов и входом третьего инвертора.

РИСУНКИ