Главная страница  |  Описание сайта  |  Контакты
СПОСОБ УМНОЖЕНИЯ ДВУХ ЦИФРОВЫХ СИГНАЛОВ
СПОСОБ УМНОЖЕНИЯ ДВУХ ЦИФРОВЫХ СИГНАЛОВ

СПОСОБ УМНОЖЕНИЯ ДВУХ ЦИФРОВЫХ СИГНАЛОВ

Патент Российской Федерации
Суть изобретения: Использование: в вычислительной технике. Сущность изобретения: в основу изобретения поставлена задача усовершенствования способа умножения цифровых сигналов, в котором новое преобразование троичных цифровых сигналов в нормированные по уровню аналоговые сигналы позволяет уменьшить число разрядов и количество аналоговых сигналов переноса и за счет этого повысить быстродействие способа. 11 ил., 2 табл.
Поиск по сайту

1. С помощью поисковых систем

   С помощью Google:    

2. Экспресс-поиск по номеру патента


введите номер патента (7 цифр)

3. По номеру патента и году публикации

2000000 ... 2099999   (1994-1997 гг.)

2100000 ... 2199999   (1997-2003 гг.)
Номер патента: 2065201
Класс(ы) патента: G06F7/52, G06F7/49
Номер заявки: 93035664/09
Дата подачи заявки: 06.07.1993
Дата публикации: 10.08.1996
Заявитель(и): Шипилло Валентин Павлович[UA]; Сокол Евгений Иванович[UA]
Автор(ы): Шипилло Валентин Павлович[UA]; Сокол Евгений Иванович[UA]
Патентообладатель(и): Шипилло Валентин Павлович[UA]; Сокол Евгений Иванович[UA]
Описание изобретения: Изобретение относится к вычислительной технике и может быть использовано в области управления, связи и обработки сигналов.
Известен способ представления и обработки цифровой информации в системе с троичным основанием, в которой используются троичные весовые коэффициенты разрядов 30, 31, 32, и три возможных логических уровня цифрового сигнала 1, 0, -1 в каждом из разрядов (см. Поспелов Д.А. Арифметические основы вычислительных машин дискретного действия. М. Высшая школа, 1970, с. 156 163). Однако практическая реализация известного способа затруднена в связи с отсутствием надежных и быстродействующих элементов с тремя устойчивыми состояниями.
Наиболее близким к заявляемому техническому решению является способ умножения двух двоичных цифровых сигналов (см. R.H.S. Riordans and R.R.A. Morton. The Use of Analog Technigues in Binary Arithmetic Units. "IEEE Transactions on Electronic Computers", 1965, v.ES-14, N 1, pp. 29 35), включающий преобразование с помощью первой группы ключей первого цифрового сигнала разрядности m одновременно во всех разрядах (i 1,m) в m нормированных по уровню аналоговых сигналов, использование последних для формирования нормированных по уровню аналоговых сигналов на выходах второй группы ключей, управление которыми производят вторым цифровым сигналом разрядности n одновременно во всех разрядах (j=1,n), получение (m*n) нормированных по уровню аналоговых сигналов Uij, распределение аналоговых сигналов Uij по (m+n-1)-й группам с постоянным значением суммы индексов i+j=q+1 (где q 1,s номер) разряда выходного цифрового сигнала, s m+n число разрядов выходного цифрового сигнала), одновременное во всех разрядах q от q=2 до q=s-1 поразрядное суммирование групп сигналов Uij совместно с нормированными по уровню аналоговыми сигналами переноса из младших по весу по отношению к каждому q-му разрядов (q-1), (q-2), (q-3), одновременное выделение во всех разрядах q 2, s-1 нормированных по уровню выходного аналогового сигнала и сигналов переноса в последующие старшие по весу (q+1), (q+2).(q+k)-й разряды (где k число сигналов переноса из q-го разряда), осуществляемое с помощью третьей группы ключей и аналоговых сумматоров в соответствии с правилами перевода десятичных натуральных чисел в цифровой код, при этом выходным сигналом в первом разряде q=1 принимают сигнал U11.
В известном способе на всех этапах преобразования цифровых сигналов используются двухпозиционные ключи, что позволяет производить преобразования только двоичных цифровых сигналов.
Недостатком известного способа является ограниченное быстродействие, обусловленное невозможностью работы с троичными цифровыми сигналами. Троичная система по сравнению с двоичной имеет меньшее число разрядов и меньшее количество сигналов переноса при равных объемах цифровой информации, откуда вытекает более высокое быстродействие при аналоговых преобразованиях цифровых сигналов.
В основу изобретения поставлена задача усовершенствования способа умножения двух цифровых сигналов, в котором новое преобразование цифровых сигналов, представленных в троичном коде, в нормированные по уровню аналоговые сигналы с помощью трехпозиционных ключей позволяет уменьшить число разрядов и количество нормированных по уровню аналоговых сигналов переноса при аналоговых преобразованиях в процессе получения результата и за счет этого повысить быстродействие способа.
Поставленная задача решается тем, что в способе умножения двух цифровых сигналов, включающем преобразование с помощью первой группы ключей первого цифрового сигнала разрядности m одновременно во всех разрядах (i 1,m) в m нормированных по уровню аналоговых сигналов, использование последних для формирования нормированных по уровню аналоговых сигналов на выходах второй группы ключей, управление которыми производят вторым цифровым сигналом разрядности n одновременно во всех разрядах (j 1,n), получение (m*n) нормированных по уровню аналоговых сигналов Uij, распределение аналоговых сигналов Uij, распределение аналоговых сигналов Uij по (m+n-1)-й группам с постоянным значением суммы индексов i+j=q+1 (где q 1,s номер разряда выходного цифрового сигнала, s=m+n число разрядов выходного цифрового сигнала), одновременное во всех разрядах q от q=2 до q=s-1 поразрядное суммирование групп сигналов Uij совместно с нормированными по уровню аналоговыми сигналами переноса из младших по весу по отношению к каждому q-му разрядов (q-1), (q-2), (q-3), одновременное выделение во всех разрядах q=2,s-1 нормированных по уровню выходного аналогового сигнала и сигналов переноса в последующие старшие по весу (q+1), (q+2).(q+k)-й разряды (где k число сигналов переноса из q-го разряда), осуществляемое с помощью третьей группы ключей и аналоговых сумматоров в соответствии с правилами перевода десятичных натуральных чисел в цифровой код, при этом выходным сигналом в первом разряде q=1 принимают сигнал U11, согласно изобретению преобразование цифровых сигналов, представленных в троичном коде, осуществляют с помощью первой группы ключей, выполненных трехпозиционными и формирующих на выходах аналоговые сигналы, принимающие в зависимости от логического уровня первого цифрового сигнала в данном i-м разряде один их трех нормированных уровней, равных нулю при логическом нуле, положительному опорному сигналу при логической единице и отрицательному опорному сигналу при отрицательной логической единице, формирование нормированных по уровню аналоговых сигналов осуществляют с помощью второй группы ключей, выполненных трехпозиционными, выходные сигналы которых Uij принимают одно из трех значений, равных нулю при логическом нуле второго цифрового сигнала в разряде j, нормированному по уровню аналоговому сигналу в разряде i первого цифрового сигнала при единичном логическом уровне второго цифрового сигнала в разряде j, и инверсному по знаку нормированному по уровню аналоговому сигналу в разряде i первого цифрового сигнала при отрицательном единичном логическом уровне второго цифрового сигнала в разряде j, а выделение из суммарного аналогового сигнала нормированных по уровню выходного аналогового сигнала и аналоговых сигналов переноса в последующие старшие по весу разряды осуществляют с помощью третьей группы трехпозиционных ключей и аналоговых сумматоров в соответствии с правилами перевода десятичных натуральных чисел в троичный цифровой код, при этом выходным сигналом в последнем разряде q=s принимают сигнал переноса из предыдущего младшего по весу разряда q=s-1, а пороги переключений ключей третьей группы во всех разрядах q=2,s-1 формируют как средние арифметические значения между соседними дискретными уровнями суммарного аналогового сигнала в соответствии со следующими выражениями:
(1)
где s число разрядов выходного троичного цифрового сигнала;
q номер разряда (q=1,s; q=1 самый младший по весу разряд; q=s - самый старший по весу разряд);
k число сигналов переноса из разряда q в последующие старшие по весу разряды (q+1), (q+2).(q+k);
Uоп опорный сигнал;
Ucq суммарный дискретный по уровню аналоговый сигнал
в q-м разряде;
Upq нормированный по уровню выходной аналоговый сигнал в q-м разряде;
Uпq, q+1 нормированный по уровню аналоговый сигнал переноса из q-го разряда в (q+1)-й разряд;
Uпq, q+2 нормированный по уровню аналоговый сигнал переноса из q-го разряда в (q+2)-й разряд;
Uпq, q+k-1 нормированный по уровню аналоговый сигнал переноса из q-го разряда в (q+k-1)-й разряд;
Uпq, q+k нормированный по уровню аналоговый сигнал переноса из q-го разряда в (q+k)-й разряд.
Сущностью заявляемого способа является наличие преобразования с помощью трехпозиционных ключей первого входного цифрового сигнала, представленного в троичном коде, в совокупность нормированных по уровню аналоговых сигналов, отражающих структуру троичного цифрового сигнала, что позволяет далее, используя трехпозиционные ключи, осуществить аналоговую обработку полученной совокупности нормированных по уровню аналоговых сигналов с помощью второго входного цифрового сигнала и реализовать преимущество в быстродействии, присущее троичной системе. Это преимущество вытекает из того, что троичная система по сравнению с двоичной при равных объемах цифровой информации имеет меньшее число разрядов и меньшее число сигналов переноса.
Предложенный способ описывается на примере устройства, с помощью которого осуществляется умножение двух троичных цифровых сигналов. В этом устройстве с целью наглядного описания его работы принята небольшая разрядность каждого из умножаемых цифровых сигналов, равная четырем, т.е. m=n=4. Это соответствует шестнадцати (m*n=16) нормированным по уровню аналоговым сигналам Uij (i=1,m, m=4, j=1,n, n=4), которые распределяют по (m+n-1)-й группам (для m=n=4 по семи группам, m+n-1=7) с постоянным значением суммы индексов i+j= q+1, где q=1,s номер разряда выходного цифрового сигнала, s=m+n - число разрядов выходного цифрового сигнала. Для m=n=4 число разрядов выходного цифрового сигнала равно восьми (s=m+n=8), и номера разрядов выходного цифрового сигнала q=1,8. Согласно выражениям (1), при такой разрядности троичных цифровых сигналов достаточно ограничиться в зависимости от номера разряда q одним (k=1) или двумя (k=2) сигналами переноса в старшие по весу разряды, так как m=n=4 максимально возможный абсолютный уровень суммарного сигнала составляет 5Uоп в разряде q=4.
На фиг. 1 изображена функциональная схема устройства умножения двух 4-разрядных троичных цифровых сигналов; на фиг. 2 функциональная схема трехпозиционного ключа первой группы; на фиг. 3 характеристика вход-выход трехпозиционного ключа первой группы; на фиг. 4 функциональная схема трехпозиционного ключа третьей группы с одним выходом сигнала переноса (для разрядов q= 2,3,5,6,7); на фиг. 5 характеристики вход-выход трехпозиционного ключа третьей группы с одним выходом сигнала переноса (для разрядов q=2,3,5,6,7): a выходного сигнала в q-й разряд; б сигнала переноса в (q+1)-й разряд; на фиг. 6 функциональная схема трехпозиционного ключа третьей группы с двумя выходами сигналов переноса (для разряда q=4); на фиг. 7 характеристики вход-выход трехпозиционного ключа третьей группы с двумя выходами сигналов переноса (для разряда q=4); a выходного сигнала в q-й разряд; б сигнала переноса в (q+1)-й разряд; в сигнала переноса в (q+2)-й разряд; на фиг. 8 функциональная схема выходного каскада; на фиг. 9 - характеристика вход-выход выходного каскада; на фиг. 10 временные диаграммы сигналов устройства при умножении троичных цифровых сигналов Х 1-1 1 1 и Y -1 0 0 1; на фиг. 11 временные диаграммы сигналов устройства при умножении троичных цифровых сигналов Х -1-1-1-1 и Y -1-1-1-1;
Функциональная схема устройства умножения двух троичных 4-разрядных (m= n=4) цифровых сигналов показана на фиг. 1. Устройство включает в себя первую группу трехпозиционных ключей 1.4, служащих для преобразования первого цифрового сигнала в m (m=4) нормированных по уровню аналоговых сигналов, аналоговые знакоинверторы 5.8, предназначенные для получения инверсных по знаку нормированных по уровню аналоговых сигналов, трехпозиционные компараторы 9. 12, осуществляющие управление с помощью второго цифрового сигнала второй группы трехпозиционных ключей 13.28, собранных в виде квадратной матрицы размерностью m*n (4*4) и служащих для формирования нормированных по уровню аналоговых сигналов Uij, аналоговые сумматоры 29.34, выполняющие поразрядное от q=2 до q=s-1 (для s=8 до q=7) суммирование распределенных групп сигналов Uij совместно с нормированными по уровню аналоговыми сигналами переноса из младших по весу по отношению к каждому q-му разрядов (q-1), (q-2), (q-3). (при m= n=4 из (q-1)-го и (q-2)-го разрядов), третью группу трехпозиционных ключей 35.40, служащих для выделения во всех разрядах q=2,s-1 (q=2,7) нормированных по уровню выходного аналогового сигнала и сигналов переноса в последующие старшие по весу (q+1), (q+2).(q+k)-й (при m=n=4 в (q+1)-q и (q+2)-й разряды).
В случае несоответствии нормированных уровней выходных аналоговых сигналов в разрядах стандартным электрическим уровням троичного цифрового сигнала в устройство дополнительно вводятся выходные каскады 41.48, согласующие уровни указанных сигналов.
На входы ключей 1.4 поразрядно подают первый цифровой сигнал Х, логические уровни которого х12, х34 имеют в каждом из разрядов i=1,4 одно из значений -1, 0, 1, а соответствующие уровни электрических сигналов Uxi одно из значений U(-1), U(0), U(1). На входы компараторов 9.12 поразрядно подают второй цифровой сигнал Y, логические уровни которого y1,y2,y3,y4 имеют в каждом из разрядов j=1,4 одно из значений -1, 0, 1, а соответствующие уровни электрических сигналов Uyi одно из значений U(-1), U(0), U(1).
Выходы ключей 1.4 в соответствии с номерами разрядов i=1,4 первого цифрового сигнала Х соединены поразрядно со входами знакоинверторов 5.8, а также с первыми коммутируемыми входами ключей 13.28, а именно: в первом разряде (i=1) выход ключа 1 соединен со входом знакоинвертора 5 и с первыми коммутируемыми входами ключей 13, 17, 21, 25, во втором разряде (i=2) выход ключа 2 соединен со входом знакоинвертора 6 и с первыми коммутируемыми входами ключей 14, 18, 22, 26, в третьем разряде (i=3) выход ключа 3 соединен со входом знакоинвертора 7 и с первыми коммутируемыми входами ключей 15, 19, 23, 27, в четвертом разряде (i=4) выход ключа 4 соединен со входом знакоинвертора 8 и с первыми коммутируемыми входами ключей 16, 20, 24, 28. Выходы знакоинверторов 5.8 в соответствии с номерами разрядов i=1,4 первого цифрового сигнала Х соединены поразрядно со вторыми коммутируемыми входами 13.28, а именно: в первом разряде (i=1) выход знакоинвертора 5 соединен со вторыми коммутируемыми входами ключей 13, 17, 21, 25, во втором разряде (i=2) выход знакоинвертора 6 соединен со вторыми коммутируемыми входами ключей 14, 18, 22, 26, в третьем разряде (i=3) выход знакоинвертора 7 соединен со вторыми коммутируемыми входами ключей 15, 19, 23, 27, в четвертом разряде (i=4) выход знакоинвертора 8 соединен со вторыми коммутируемыми входами ключей 16, 20, 24, 28. Третьи коммутируемые входы ключей 13.28 соединены с нулевым потенциалом. Выходы компараторов 9.12 в соответствии с номерами разрядов j=1,4 второго цифрового сигнала Y соединены поразрядно с управляющими входами ключей 13. 28, а именно: в первом разряде (j=1) выход компаратора 9 соединен с управляющими входами ключей 13, 14, 15, 16, во втором разряде (j=2) выход компаратора 10 соединен с управляющими входами ключей 17, 18, 19, 20, в третьем разряде (j= 3) выход компаратора 11 соединен с управляющими входами ключей 21, 22, 23, 24, в четвертом разряде (j=4) выход компаратора 12 соединен с управляющими входами ключей 25, 26, 27, 28. Выходы ключей 14.28 соединены со входами аналоговых сумматоров 29.34 таким образом, что выходы ключей, находящийся в узлах матрицы с одинаковой суммой номеров разрядов i+j=q+1, соединены со входами соответствующего сумматора, а именно: выходы ключей 14 и 17 (i+j= 3) соединены соответственно с первым и вторым входами сумматора 29, выходы ключей 15, 18 и 21 (i+j=4) с первым, вторым и третьим входами сумматора 30, выходы ключей 16, 19, 22 и 25 (i+j=5) с первым, вторым, третьим и четвертым входами сумматора 31, выходы ключей 20, 23 и 26 (i+j=6) - с первым, вторым и третьим входами сумматора 32, выходы ключей 24 и 27 (i+j=7) с первым и вторым входами сумматора 33, выход ключа 28 (i+j 8) с первым входом сумматора 34. Выходы аналоговых сумматоров 29.34 соединены соответственно со входами ключей 35.40. Выход ключа 13 (i+j=2) соединен со входом выходного каскада 41, находящегося в первом разряде выходного цифрового сигнала (q=1), а первые выходы (выходы сигналов разрядов q=2,7) ключей 35.40 соединены соответственно со входами выходных каскадов 42.47. Второй выход ключа 35 (выход сигнала переноса из разряда q=2 в разряд q=3) cоединен с четвертым входом сумматора 30. Второй выход ключа 36 (выход сигнала переноса из разряда q=3 в разряд q= 4) соединен с пятым входом сумматора 31. Второй и третий выходы ключа 37 (выходы сигналов переноса из разряда q=4 в разряды q=5 и q=6) соединены соответственно с четвертым входом сумматора 32 и с третьим входом сумматора 33. Второй выход ключа 38 (выход сигнала переноса из разряда q=5 в разряд q=6) соединен с четвертым входом сумматора 33. Второй выход ключа 39 (выход сигнала переноса из разряда q=6 в разряд q=7) соединен со вторым входом сумматора 34. Второй выход ключа 40 (выход сигнала переноса из разряда q= 7 в разряд q=8, служащего сигналом выхода в самый старший по весу разряд q=8) соединен со входом выходного каскада 48.
На выходах выходных каскадов 41.48 получают результирующий выходной цифровой сигнал Z, логические уровни которого z1, z2, z, z4, z5, z6, z7, z8 принимают в каждом из разрядов q=1,8 одно из значений -1, 0, 1, а соответствующие уровни электрических сигналов Uzq принимают одно из значений U(-1), U(0), U(1). Когда нормированные уровни аналоговых сигналов на входах выходных каскадов 41.48, равные -Uоп, нулю и Uоп, соответствуют стандартным уровням троичного цифрового сигнала U(-1), U(0) и U(1), указанные нормированные по уровню аналоговые сигналы могут непосредственно использоваться как выходные сигналы устройства для дальнейшей цифровой обработки. В этом случае устройство может быть выполнено без выходных каскадов 41.48.
Ключи 1, 2, 3, 4 первой группы (фиг. 1), служащие для преобразования 4-разрядного цифрового сигнала Х в совокупность четырех нормированных по уровню аналоговых сигналов Ua1, Ua2, Ua3, Ua4, в каждом разряде i=1,4 (фиг. 2) включают в себя трехпозиционный компаратор 49, формирующий сигнал управления, и собственно электронный ключ 50. Первый вход компаратора 49 является входом трехпозиционного ключа первой группы, а второй и третий входы компаратора 49 соединены соответственно с источниками сигналов смещения Uсм1 и Uсм2. Выход компаратора 49 соединен с управляющим входом ключа 50, три коммутируемых входа которого соединены соответственно с нулевым потенциалом, с источником положительного опорного сигнала Uоп и с источником отрицательного опорного сигнала -Uоп. Выход ключа 50 является выходом трехпозиционного ключа первой группы.
Уровни сигналов смещения Uсм1 и Ucм2 на втором и третьем входах компаратора 49 достаточно выбрать такими, чтобы они занимали промежуточные положения между уровнями цифровых сигналов U(0), U(1) и U(-1), соответствующими логическому нулю, логической единице и отрицательной логической единице (фиг. 3):
(2)
Так как в цифровых системах допускается определенная нестабильность уровней сигналов U(0), U(1) и U(-1), то наиболее целесообразно выбирать уровни сигналов смещения Uсм1 и Uсм2 из соотношений
(3)
где U(0)max возможный максимальный электрический уровень цифрового сигнала, соответствующий логическому нулю;
U(1)min возможный минимальный электрический уровень цифрового сигнала, соответствующий логической единице;
U(0)min возможный минимальный электрический уровень цифрового сигнала, соответствующий логическому нулю;
U(-1)max возможный максимальный электрический уровень цифрового сигнала, соответствующий отрицательной логической единице.
Такой выбор уровней сигналов смещения Uсм1 и Uсм2 позволяет надежно различать уровни цифрового сигнала в каждом из разрядов с помощью компаратора 49.
Аналоговые знакоинверторы 5, 6, 7, 8, служащие для преобразования нормированных по уровню аналоговых сигналов Ua1, Ua2, Ua3, Ua4 в инверсные по знаку сигналы -Ua1, -Ua2, -Ua3, -Ua4, являются известными аналоговыми устройствами, например операционными усилителями с отрицательными единичными коэффициентами передачи.
Компараторы 9.12 (фиг. 1), служащие для формирования сигналов управления трехпозиционными ключами 13.28 второй группы, в каждом разряде j=1,4 цифрового сигнала Y представляют собой трехпозиционный компаратор, аналогичный компаратору 49, входящему в состав трехпозиционного ключа 1.4 первой группы (фиг. 2), причем уровни сигналов смещения Ucм1 и Uсм2 задаются такими же соотношениями (2) и (3).
Сумматоры 29. 34 в каждом разряде q=2,7 представляют собой аналоговый сумматор электрических сигналов с несколькими входами, число которых в зависимости от номера разряда q (фиг. 1) изменяется от двух до пяти, и одним выходом, причем у каждого сумматора коэффициенты передачи по каждому из входов являются единичными.
Трехпозиционные ключи 35, 36, 38, 39, 40 третьей группы с одним выходом сигнала переноса (фиг. 1), служащие для преобразования суммарных аналоговых сигналов Ucq в каждом из разрядов q=2,3,5,6,7 в один нормированный по уровню выходной аналоговый сигнал Upq и в один (k=1) нормированный по уровню аналоговый сигнал Uпq, q+1 переноса в следующий старший по весу (q+1)-й разряд, показаны на фиг. 4. Каждый из указанных трехпозиционных ключей содержит два аналоговых сумматора 51, 52, два трехпозиционных компаратора 53, 54, формирующих сигналы управления, и два электронных ключа 55, 56. Объединенные первые входы компараторов 51 и 52 являются входом трехпозиционного ключа третьей группы. Второй и третий входы компаратора 53 соединены соответственно с выходами аналоговых сумматоров 51 и 52. Второй и третий входы компаратора 54 подключены соответственно к источникам сигналов уровней 1,5Uоп и -1,5Uоп. Выходы компараторов 53 и 54 соединены соответственно с управляющими входами ключей 55 и 56, а три коммутируемых входа каждого из ключей 55 и 56 соединены соответственно с нулевым потенциалом, с источником опорного сигнала Uоп и с источником отрицательного опорного сигнала -Uоп. Выход ключа 56 является первым выходом (выходом сигнала данного разряда q) трехпозиционного ключа третьей группы, а выход ключа 56 является вторым выходом (выходом сигнала переноса в следующий старший по весу (q+1)-й разряд) трехпозиционного ключа третьей группы. Первые входы аналоговых сумматоров 51 и 52, имеющие единичные коэффициенты передачи, соединены соответственно с источниками сигналов уровней 0,5Uоп и -0,5Uоп. Вторые входы аналоговых сумматоров 51 и 52, имеющие коэффициенты передачи, равные трем, соединены с выходом ключа 56. Уровни ±0,5Uоп и ±1,25Uоп являются соответственно средними арифметическими значений 0.±Uоп.±Uоп, что позволяет с помощью сумматоров 51, 52 и компараторов 53, 54 надежно различать дискретные уровни входного аналогового сигнала, равные 0, ±Uоп, ±2Uоп, ±3Uоп, ±4Uоп (фиг. 5).
Трехпозиционный ключ 37 третьей группы с двумя выходами сигналов переноса (фиг. 1), находящийся в разряде q=4, служащий для преобразования суммарного аналогового сигнала Uc4 в один нормированный по уровню выходной аналоговый сигнал Up4 и в два (k=2) нормированных по уровню аналоговых сигнала Uп4,5 и Uп4,6 переноса в следующие старшие по весу 5-й и 6-й разряды, показан на фиг. 6. Он включает в себя аналоговые сумматоры 57, 58, 59, 60, трехпозиционные компараторы 61, 62, 63, формирующие сигналы управления, и электронные ключи 64, 65, 66. Объединенные первые входы компараторов 61, 62, 63 являются входом трехпозиционного ключа 37 первой группы. Второй и третий входы компаратора 61 соединены соответственно с выходами аналоговых сумматоров 57, 58, второй и третий входы компаратора 62 соединены соответственно с выходами аналоговых сумматоров 59, 60, а второй и третий входы компаратора 63 подключены соответственно к источникам сигналов уровней 4,5Uоп и -4,5Uоп. Выходы компараторов 61, 62, 63 соединены соответственно с управляющими входами ключей 64, 65, 66, а три коммутируемых входа каждого из ключей 64, 65, 66 соединены соответственно с нулевым потенциалом, с источником положительного опорного сигнала Uоп и с источником отрицательного опорного сигнала -Uоп. Выходы ключей 64, 65, 66 являются соответственно первым, вторым и третьим выходами трехпозиционного ключа 37 третьей группы: выходом сигнала 4-го разряда, выходом сигнала переноса в 5-й разряд и выходом сигнала переноса в 6-й разряд. Первые входы аналоговых сумматоров 57, 58, имеющие единичные коэффициенты передачи, соединены соответственно с источниками сигналов уровней 0,5Uоп и -0,5Uоп, вторые входы аналоговых сумматоров 57, 58, имеющие коэффициенты передачи, равные трем, соединены с выходом ключа 65, а третьи входы аналоговых сумматоров 57, 58, имеющие коэффициенты передачи, равные девяти, соединены с выходом ключа 66. Первые входы аналоговых сумматоров 59, 60, имеющие единичные коэффициенты передачи, соединены соответственно с источниками сигналов уровней 1,5Uоп и -1,5Uоп, а вторые входы аналоговых сумматоров 59, 60, имеющие коэффициенты передачи, равные девяти, соединены с выходом ключа 66. Уровни сигналов ±0,5Uоп, ±1,5Uоп и ±4,5Uоп являются соответственно средними арифметическими значений 0.±Uоп, ±Uоп.±2Uоп и ±4Uоп.±5Uоп, что позволяет с помощью сумматоров 57.60 и компараторов 61, 62, 63 надежно различать дискретные уровни входного аналогового сигнала, равные 0, ±Uоп, ±2Uоп ±3Uоп, ±4Uоп, ±5Uоп (фиг. 7).
Выходные каскады 41.48 (фиг. 1), служащие для преобразования выходных нормированных по уровню аналоговых сигналов Up1.Up8 в результирующий выходной цифровой сигнал Z со стандартными уровнями электрических сигналов Uz1.Uz8, являются известными аналоговыми устройствами согласования уровней электрических сигналов, например ключами. В каждом разряде q=1,8 выходной каскад (фиг. 8) включает в себя трехпозиционный компаратор 67, формирующий сигнал управления, и собственно трехпозиционный электронный ключ 68. Первый вход компаратора 67 является входом выходного каскада в соответствующем разряде q, а второй и третий входы компаратора 67 соединены соответственно с источниками сигналов уровней 0,5Uоп и -0,5Uоп, являющихся средними арифметическими значений 0 и ±Uоп (фиг. 9). Выход компаратора 67 соединен с управляющим входом ключа 68, три коммутируемых входа которого соединены с источниками сигналов уровней U(0), U(1) и U(-1), соответствующих стандартным уровням логического нуля, логической единицы и отрицательной логической единицы троичного цифрового сигнала. Выход ключа 68 является выходом выходного каскада в соответствующем разряде q.
Умножение двух троичных цифровых сигналов в устройство умножения, выполненном по фиг. 1, осуществляется следующим образом.
Первый цифровой сигнал Х разрядности m=4, который соответствует троичному цифровому коду с логическими уровнями сигналов -1, 0, 1, преобразуют с помощью первой группы трехпозиционных ключей 1.4 (фиг. 1 и 2) одновременно во всех разрядах i=1,m (i=1,4) в m (m=4) нормированных по уровню аналоговых сигналов Uai, которые принимают в зависимости от логического уровня первого цифрового сигнала в данном i-м разряде один из трех нормированных уровней, равных нулю при логическом нуле, положительному опорному сигналу Uоп при логической единице и отрицательному опорному сигналу -Uоп при отрицательной логической единице. При подаче на вход трехпозиционного ключа первой группы сигнала U(0), соответствующего логическому нулю, он будет подключен к нулевому потенциалу с помощью входящих в него компаратора 49 и ключа 50, при подаче сигнала U(1), соответствующего логической единице, он будет подключен к источнику опорного сигнала Uоп, а при подаче сигнала U(-1), соответствующего отрицательной логической единице, к источнику отрицательного опорного сигнала -Uоп. Таким образом, трехпозиционные ключи первой группы 1.4 в каждом разряде i=1,4 цифрового сигнала Х реализуют релейную характеристику вход-выход, показанную на фиг. 3, давая на выходе аналоговый сигнал Uai одного из трех нормированных уровней 0, Uоп или -Uоп.
Нормированные по уровню аналоговые сигналы Uai подают (фиг. 1) одновременно во всех разрядах i=1,4 на входы соответствующих аналоговых знакоинверторов 5. 8, на выходах которых получают нормированные по уровню инверсные аналоговые сигналы -Uai.
Нормированные по уровню аналоговые сигналы Uai и -Uai используют для формирования нормированных по уровню аналоговых сигналов на выходах второй группы трехпозиционных ключей 13.28, для этого сигналы Uai и -Uai подают (фиг. 1) одновременно во всех разрядах соответственно на первые и вторые коммутируемые входы ключей 13.28: сигналы Ua1 и -Uа1 подают на первые и вторые коммутируемые входы ключей 13, 17, 21, 25, сигналы Ua2 и -Ua2 на первые и вторые входы ключей 14, 18, 22, 26, сигналы Ua3 и -Ua3 на первые и вторые входы ключей 15, 19, 23, 17, сигналы Ua4 и -Ua4 на первые и вторые входы ключей 16, 20, 24, 28. На третьи коммутируемые входы ключей 13.28 подают нулевой потенциал.
Управление второй группой трехпозиционных ключей 13.28 производят вторым троичным цифровым сигналом Y разрядности n=4 одновременно во всех разрядах j= 1,m (j=1,4) с помощью компараторов 9.12, а именно: состояние ключей 13.16 определяется логическим уровнем цифрового сигнала Y в первом разряде y1, ключей 17.20 уровнем сигнала во втором разряде y2, ключей 21.24 уровнем сигнала в третьем разряде y3, ключей 25.28 уровнем сигнала в четвертом разряде y4. При единичном логическом уровне сигнала Y в данном разряде j соответствующие четыре ключа подключаются каждый к нормированному по уровню аналоговому сигналу Uai в соответствующем разряде i цифрового сигнала Х, при отpицательном единичном логическом уровне к инверсному нормированному по уровню аналоговому сигналу -Uаi, а при нулевом логическом уровне сигнала к нулевому потенциалу.
Описанным образом на выходах второй группы ключей 13.28 получают шестнадцать (m*n= 16) нормированных по уровню выходных аналоговых сигналов Uij, которые принимают одно из трех значений, равных нулю при логическом нуле второго цифрового сигнала Y в разряде j, нормированному по уровню аналоговому сигналу Uai в разряде i первого цифрового сигнала Х при единичном логическом уровне второго цифрового сигнала Y в разряде j и инверсному по знаку нормированному по уровню аналоговому сигналу -Uai в разряде i первого цифрового сигнала Х при отрицательном единичном логическом уровне второго цифрового сигнала Y в разряде j.
Далее сигналы Uij распределяют по (m+n-1)-q группам (для m=n=4 число групп равно семи, m+n-1=7) с постоянным значением суммы индексов i+j=q+1(где q= 1,s номер разряда выходного цифрового сигнала, s=m+n число разрядов выходного цифрового сигнала). В данном случае для m=n=4 имеет s=8, q=1,8.
С помощью аналоговых сумматоров 29.34 одновременно во всех разрядах от q= 2 до q=s-1 (q=2,7) производят поразрядное суммирование групп сигналов Uij совместно с нормированными по уровню аналоговыми сигналами переноса из младших по весу по отношению к каждому q-му разряду (q-1), (q-2), (q-3). (в данном случае из (q-1)-го и (q-2)-го разрядов), для этого (фиг. 1): в разряде q=2 сигналы U21 и U12 с выходов ключей 14 и 17 подают соответственно на первый и второй входы сумматора 29; в разряде q=3 сигналы U31, U22, U13 c выходов ключей 15, 18, 21 и сигнал переноса Uп2,3 со второго выхода ключа 35 на первый, второй, третий и четвертый входы сумматора 30; в разряде q=4 cигналы U41, U32, U23, U14 с выходов ключей 16, 19, 22, 25 и сигнал переноса Uп3,4 со второго выхода ключа 36 на первый, второй, третий, четвертый и пятый входы сумматора 31; в разряде q=5 сигналы U42, U33, U24 с выходом ключей 20, 23, 26 и сигнал переноса Uп4,5 со второго выхода ключа 37 на первый, второй, третий и четвертый входы сумматора 32; в разряде q=6 сигналы U43, U34 с выходов ключей 24, 27 и сигналы переноса Uп4,6, Uп5,6 с третьего выхода ключа 37 и со второго выхода ключа 38 на первый, второй, третий и четвертый входы сумматора 33; в разряде q=7 сигнал U44 с выхода ключа 28 и сигнал переноса Uп6,7 со второго выхода ключа 39 кода на первый и второй входы сумматора 34.
Так как все поступающие на входы каждого из сумматоров 29.34 аналоговые сигналы нормированы по уровню, т.е. каждый из сигналов может иметь либо нулевое значение, либо значение опорного сигнала Uоп, либо значение отрицательного опорного сигнала -Uоп, то суммарные сигналы Uc2.Uc7 на выходах аналоговых сумматоров 29.34 могут иметь только дискретные уровни: нулевой уровень, уровень положительного или отрицательного опорного сигнала ±Uоп и уровни, кратные ±Uоп. При этом максимально возможное абсолютное значение уровня сигнала на выходе аналогового сумматора имеет кратность, равную числу входов сумматора, находящегося в данном разряде q.
После этого суммарные аналоговые сигналы Ucq на выходах сумматоров 29. 34, имеющие в каждом разряде уровни, равные нулю, либо кратные опорному сигналу, преобразуют одновременно во всех разрядах q=2,7 (от q=2 до q=s-1) с помощью третьей группы трехпозиционных ключей 35.40 и аналоговых сумматоров 51, 52, 57, 58, 59, 60, входящих в состав ключей 35.40, путем одновременного выделения в каждом q-м разряде нормированных по уровню выходного аналогового сигнала Upq и сигналов переноса в последующие старшие по весу (q+1), (q+2). (q+k)-й разряды (где k число сигналов переноса из q-го разряда) в соответствии с правилами перевода десятичных натуральных чисел в троичный цифровой код. При этом пороги переключений трехпозиционных ключей 35.40 третьей группы во всех разрядах q=2,s-1 (в данном случае q=2,7) формируют как средние арифметические значения между соседними дискретными уровнями суммарного аналогового сигнала Ucq в соответствии с выражениями (1).
Выходным сигналом Up8 в последнем, самом стершем по весу разряде q=s=8 принимают сигнал переноса Uп7,8 из предыдущего младшего по весу седьмого разряда (q=s-1=7), т.е. Up8=Uп7,8. Выходным сигналом Up1 в первом (q=1) разряде принимают сигнал U11 на выходе ключа 13, т.е. Up1=U11.
Для трехпозиционных ключей 35, 36, 38,39, 40 третьей группы с одним выходом сигнала переноса Uпq,q+1 (k=1) в следующий старший по весу разряд, показанных на фиг. 4, выражения (1) могут быть представлены в виде таблицы 1 соответствий.
Трехпозиционные ключи 35, 36, 38, 39, 40 третьей группы с одним выходом сигнала переноса имеют релейный характер зависимостей уровней выходного сигнала Upq данного разряда (фиг. 5,а) и сигнала Uпq,q+1 переноса в следующий старший по весу разряд (фиг. 5,б) и работают следующим образом. При нулевом сходном сигнале Ucq= 0 на вторые и третьи входы входящих в трехпозиционные ключи компараторов 53 и 54 поступают сигналы, соответственно равные ±0,5Uоп и ±1,5Uоп, благодаря которым ключи 55 и 56 подключены к нулевому потенциалу, и выходные сигналы трехпозиционных ключей 35, 36, 38, 39, 40 также равны нулю. При входном сигнале, равном опорному Ucq=Uоп, управляемый компаратором 53 ключ 55 переключается в положение контакта с источником положительного опорного сигнала, поэтому выходной сигнал данного разряда становится равным опорному Upq= Uоп, тогда как управляемый компаратором 54 ключ 56 остается в прежнем положении, и сигнал переноса остается нулевым. При входном сигнале Ucq= 2Uоп происходит переключение ключа 56, поэтому сигнал переноса становится равным опорному Uпq, q+1=Uоп. Одновременно этот сигнал поступает на вторые входы сумматоров 51, 52, поэтому выходные сигналы сумматоров 51 и 52 соответственно становятся равными 3,5Uоп и 2,5Uоп, и ключ 55 переключается в положение, при котором Upq=-Uоп. При входном сигнале Ucq=3Uоп ключ 56 продолжает оставаться в положении контакта с источником сигнала Uоп, поэтому сигнал переноса Uпq,q+1=Uоп, а ключ 55 возвращается в нулевое положение, и выходной сигнал данного разряда Upq=0. При максимальном входном сигнале Ucq= 4Uоп сигнал переноса на выходе ключа 56 по-прежнему равен опорному сигналу Uпq,q+1=Uоп, а ключ 55 также подключается к источнику опорного сигнала, поэтому выходной сигнал разряда Upq=Uоп. Аналогично происходят переключения ключей 55, 56 при отрицательных дискретных значениях входного сигнала Ucq= -Uоп, -2Uоп, -3Uоп, -4Uоп.
Таким образом, переключения ключа 55 происходят при восьми пороговых уровнях входного сигнала ±0,5Uоп, ±Uоп, ±2,5Uоп, ±3,5Uоп, а переключения ключа 56 при двух пороговых уровнях ±1,5Uоп. Эти пороговые уровни максимально удалены от дискретных значений входного сигнала 0, ±Uоп, ±2Uоп, ±3Uоп, ±4Uоп, которые отмечены точками на фиг. 5. Дискретные уровни выходных сигналов разряда Upq и переноса Uпq,q+1 соответствуют значениям таблицы 1.
Для трехпозиционного ключа 37 третьей группы (фиг. 6), находящегося в разряде q= 4 и имеющего два (k=2) выхода сигналов переноса Uп4,5 и Uп4,6 в два следующие старшие по весу пятый и шестой разряды, выражения (1) могут быть представлены в виде таблицы 2 соответствий.
Трехпозиционный ключ 37 третьей группы с двумя выходами сигналов переноса имеет релейный характер зависимостей уровней выходных сигналов Up4, Uп4,5 и Uп4,6 от уровня входного сигнала Uc4 (фиг. 7,а,б,в) и работает следующим образом. Входной аналоговый сигнал Uc4 ключа 37 является дискретным по уровню и может принимать значения 0, ±Uоп, ±2Uоп, ±3Uоп, ±4Uоп, ±5Uоп. Каждому из дискретных уровней входного сигнала соответствует однозначная комбинация состояния ключей 64, 65, 66 и соответственно значений нормированных по уровню выходных сигналов разряда и переносов согласно таблице 2. Например, при входном сигнале Uc4=5Uоп ключ 66 переключается в положение контакта с источником Uоп (так как 5Uоп > 4,5Uоп), т.е. старший из сигналов переноса приобретает значение Uп4,6 Uоп. Этот сигнал поступает также на входы аналоговых сумматоров 57.60, поэтому на выходах сумматоров 59, 60 соответственно появляются сигналы 10,5Uоп и 7,5 Uоп. Так как входной сигнал, поступающий на первый вход компаратора 62, имеет уровень 5Uоп, т.е. меньший, чем каждый из пороговых уровней второго и третьего входов компаратора 62, ключ 65 переключится в положение контакта с источником сигнала -Uоп, и младший сигнал переноса станет равным Uп4,5 -Uоп. Так как этот сигнал попадает на входы сумматоров 57, 58, состояние ключей 65 и 66 определяет значения сигналов на выходах аналоговых сумматоров 57, 58, соответственно равные 6,5Uоп и 5,5Uоп. Эти пороговые уровни превышают уровень сигнала 5Uоп, поступающего на первый вход компаратора 61, поэтому ключ 64 переключается в положение контакта с источником сигнала -Uоп, и на первом выходе трехпозиционного ключа 37 появляется сигнал Up4 -Uоп. Аналогичным образом происходит работа ключа 37 третьей группы и при других дискретных значениях входного сигнала Uc4.
Как видно из фиг. 7, переключения ключа 64 происходят при десяти пороговых уровнях входного сигнала, равных ±0,5Uоп, ±1,5Uоп, ±2,5Uоп, ±3,5Uоп, ±4,5Uоп (фиг. 7,а), переключения ключа 65 имеют место при четырех пороговых уровнях ±1,5Uоп, ±4,5Uоп (фиг. 7,б), а переключения ключа 66 при двух пороговых уровнях ±4,5Uоп (фиг. 7,в). Эти пороговые уровни максимально удалены от дискретных значений входного сигнала Uс4, равных 0, ±Uоп, ±2Uоп, ±3Uоп, ±4Uоп, ±5Uоп и отмеченных точками на фиг. 7.
Преобразование аналогового результата в виде восьми (s=8) выходных нормированных по уровню аналоговых сигналов Up1.Up8 в s-разрядный троичный цифровой сигнал Z осуществляют одновременно во всех разрядах с помощью устройств согласования уровней электрических сигналов, например трехпозиционных ключей 68, входящих в состав выходных каскадов 41.48 (фиг. 8), при этом в каждом из разрядов q=1,8 нулевому уровню аналогового сигнала присваивают значение логического нуля цифрового сигнала, уровню аналогового сигнала, равному опорному сигналу, присваивают значение логической единицы цифрового сигнала, и уровню аналогового сигнала, равному отрицательному опорному сигналу, присваивают значение отрицательной логической единицы цифрового сигнала. При подаче на вход выходного каскада 41.48 нормированного по уровню сигнала Upq из соответствующего разряда q=1,8 управляемый компаратором 67 ключ 68 будет переключаться в одно из трех положений, и выходной сигнал Uzq будет принимать один из стандартных электрических уровней цифровых сигналов, а именно уровень U(0), соответствующий логическому нулю, при входном сигнале Upq=0, уровень U(1), соответствующий логической единице, при Upq Uоп и уровень U(-1), соответствующий отрицательной логической единице, при Upq -Uоп. Таким образом, выходной каскад в каждом из разрядов реализует релейную характеристику вход-выход трехпозиционного ключа (фиг. 9), и выходной цифровой сигнал Z устройства будет принимать в каждом разряде q один из стандартных уровней: либо уровень логического нуля, либо уровень логической единицы, либо уровень отрицательной логической единицы.
Процесс умножения троичных 4-разрядных (m=n=4) цифровых сигналов иллюстрируют фиг. 10 и 11, где показаны изменения во времени всех сигналов на входах и выходах узлов функциональной схемы устройства (фиг. 1) в процессе их преобразований. На фиг. 10 и 11 приняты следующие обозначения:
X цифровой сигнал на входах первой группы трехпозиционных ключей 1.4; х14 логические уровни сигнала Х в разрядах i=1,4;
Y цифровой сигнал на входах компараторов 9.12; y1.y4 - логические уровни сигнала Y в разрядах j=1.4;
Uai совокупность четырех нормированных по уровню аналоговых сигналов Ua1.Ua4 на выходах первой группы трехпозиционных ключей 1.4;
ij совокупность шестнадцати нормированных по уровню аналоговых сигналов U11.U44 на выходах второй группы трехпозиционных ключей 13.28;
Ucq совокупность шести дискретных по уровню аналоговых сигналов Uc2.Uc7 на выходах аналоговых сумматоров 29.34;
Uп совокупность шести нормированных по уровню аналоговых сигналов переноса Uп2,3.Uп7,8 на вторых выходах третьей группы трехпозиционных ключей 35. 40 и одного нормированного по уровню аналогового сигнала переноса Uп4,6 на третьем выходе трехпозиционного ключа 37 третьей группы;
Upq совокупность восьми нормированных по уровню аналоговых выходных сигналов Up1.Up8 в разрядах q=1,8 на входах выходных каскадов 41.48;
Z цифровой сигнал на выходах выходных каскадов 41.48;
z1.z8 логические уровни сигнала Z в разрядах q=1,8.
Для упрощения и наглядности временных диаграмм переходные процессы в отдельных узлах устройства рассматриваются как реакции звеньев с чистым запаздыванием со следующими временами: τну время реакции первой группы ключей 1.4 в процессе нормализации уровня, а также компараторов 9.12 совместно со второй группой ключей 13.28; τс время реакции аналоговых сумматоров 29.34, а также аналоговых сумматоров 51, 52, 57.60, входящих в состав третьей группы трехпозиционных ключей 35.40; τнк время реакции компараторов 53, 54, 61, 62, 63 совместно с ключами 55, 56, 64, 65, 66, входящих в состав третьей группы трехпозиционных ключей 35.40, в процессе нормализации кода; τвк время реакции выходных каскадов 41.48.
Временные диаграммы на фиг. 10,а, б соответствуют случаю максимального быстродействия устройства, когда при умножении цифровых сигналов отсутствуют сигналы переноса. В данном случае временные диаграммы соответствуют умножению цифровых сигналов Х 1-1 1 1(3) 22(10) и Y -1 0 0 1(3)-26(10) с результатом Z X * Y -1 1-1 0 -1 1 1(3) -572(10). В момент времени t 0 цифровые сигналы Х и Y подаются одновременно на входы соответственно первой группы ключей 1.4 и компараторов 9.12. В момент времени
t1 = τну
на выходах первой группы ключей 1.4 появляется совокупность нормированных по уровню аналоговых сигналов Uai, принимающих одно из трех значений (0, Uoп, -Uоп) в соответствии с логическим уровнем цифрового сигнала Х в данном разряде i. Одновременно, в этот же момент времени t t1, на выходах второй группы ключей 13.28 появляется совокупность нормированных по уровню аналоговых сигналов Uij, принимающих одно из трех значений (0, Uоп, -Uоп) в соответствии с сочетанием логического уровня цифрового сигнала Х в разряде i с логическим уровнем цифрового сигнала Y в разряде j.
Аналоговое суммирование групп сигналов Uij с одинаковыми значениями суммы индексов i+j с помощью аналоговых сумматоров 29.34 приводит к появлению на выходах сумматоров совокупности аналоговых сигналов Ucq, каждый из которых имеет нормированный уровень Uоп, в момент времени
t2 = t1+ tc= τну+ τc. (5)
1 Эти аналоговые сигналы попадают на входы третьей группы ключей 35.40, реакция которых имеет место в момент времени
t3 = t2+ τнк = τну+ τс+ τнк. (6)
Так как во всех разрядах q=2,7 аналоговые сигналы Uci имеют абсолютный уровень, не превышающий Uоп, все аналоговые сигналы переноса Uп в старшие разряды имеют нулевой нормированный уровень, т.е. отсутствуют, а все выходные аналоговые сигналы Upq в разрядах q=2,7 имеют нормированные уровни, идентичные уровням аналоговых сигналов Uci. В разряде q=1 сигнал Up1 U11 имеет нормированный уровень Uоп. В разряде q=8 сигнал Up8 имеет нулевой нормированный уровень, так как сигнал переноса Uп7,8 0.
Реакция выходных каскадов 41.48 на совокупность нормированных по уровню аналоговых сигналов Upq в разрядах q=1,8 наблюдается в момент времени
t4 = t3+ τвк = τну+ τс+ τнк+ τвк. (7)
Этот момент времени соответствует установлению результирующего выходного цифрового сигнала Z 0-1 1-1 0-1 1 1(3) -572(10), поэтому выражение (7) определяет минимальное полное время задержки устройства
τmin = τну+ τс + τнк+ τвк. (8)
Это время не зависит от числа разрядов, так как сигналы преобразуются одновременно во всех разрядах, а сигналы переноса из разряда в разряд по цепной схеме отсутствуют.
Временные диаграммы на фиг. 11,а, б соответствуют другому крайнему случаю, когда сигналы переноса имеют место во всех разрядах q=2,7, вследствие чего полное время задержки результирующего цифрового сигнала оказывается максимально возможным. На этих временных диаграммах показаны переходные процессы в устройстве при умножении цифровых сигналов Х -1-1-1-1(3) -40(10) и Y -1-1-1-1(3) -40(10) c результатом Z X * Y 1-1 1-1-1 1-1 1(3) 1600(10>. При умножении этих сигналов Х и Y начальные этапы диаграмм, соответствующие моментам времени t1, t2, t3 и t4, описываются качественно точно также, как и диаграммы на фиг. 10, причем соотношения (6).(9) остаются в силе. Отличие состоит лишь в уровнях сигналов, так как в момент времени t2 аналоговые сигналы Ucq на выходах аналоговых сумматоров 29.34 будут иными, чем на фиг. 10, а именно: Uc2 2Uоп; Uс3 3Uоп; Uc4 4Uоп; Uc53Uоп; Uc6 2Uоп; Uс7 Uоп. Поэтому в момент времени t3 на первых выходах третьей группы трехпозиционных ключей 35. 40 появятся выходные аналоговые сигналы Up2.Up7, имеющие нормированный уровень Uоп. Однако в связи с тем, что в момент t2 на входы трехпозиционных ключей 35.39 третьей группы, находятся в разрядах q=2,6, поступают сигналы уровней, превышающих значение Uоп, в момент t3 на вторых выходах трехпозиционных ключей 35.39 третьей группы появляются аналоговые сигналы переноса Uп2,3, Uп3,4, Uп4,5, Uп5,6, Uп6,7, имеющие нормированный уровень Uоп. В связи с наличием сигналов переноса реакция устройства в момент времени t4, равная Z 0 1 1 1 1 1 1 1, является лишь промежуточной, т.е. не соответствующей окончательному результату. Возникшие в момент t3 указанные сигналы переноса поступают на входы соответствующих аналоговых сигналов 30.34, вследствие чего в момент времени
t5 = t3+ τc = τну+ 2τс+ τнк (9)
сигналы на выходах аналоговых сумматоров 30.34 увеличатся до значений Uc3 4Uоп, Uс4 5Uоп, Uс5 4Uоп, Uc6 3Uоп, Uc7 2Uоп.
Это приводит к реакции трехпозиционных ключей 36.40 третьей группы, находящихся в разрядах q=3,7, в момент времени
t6 = t5+ τнк = τну+ 2τс+ 2τнк, (10)
заключающейся в изменении уровней сигналов переноса до значений Uп4,6 Uп7,8 Uоп и уровней выходных сигналов в разрядах до значений Up2 -Uоп, Up6 0, Up8 Uоп, что видно из соотношения
t6- t3 = τc+ τнк. (11)
Cоответственно в момент времени
t7 = t6+ τвк = τну+ 2τс+ 2τнк+ τвк (12)
выходной цифровой сигнал устройства станет равным новому промежуточному значению Z 1 1 0 1 1 1 -1 1.
В момент времени
t8 = t6+ τс = τну+ 3τс+ 2τнк (13)
выходной сигнал аналогового сумматора 33 увеличится до значения Uc6 4Uоп вследствие реакции на изменение сигнала переноса Uп4,6, поступающего в разряд q=6, а в момент времени
t9 = t8+ τнк = τну+ 3τс+ 3τнк (14)
последует реакция трехпозиционных ключей 37, 39, 40 третьей группы, а именно сигнал переноса Uп4,5 станет равным -Uоп, а выходные сигналы в разрядах q=4, 6, 7 изменяется до значений Up4 -Uоп, Up6 Uоп, Up5 -Uоп, что видно из соотношения
t9- t6 = τc+ τнк. (15)
Соответственно в момент времени
t10= t9 + τвк = τну+ 3τс+ 3τнк+ τвк (16)
сигналы выходных каскадов 44, 46, 47 примут логические уровни z4=-1, z6= 1, z7= -1, и выходной цифровой сигнал станет равным третьему промежуточному значению Z 1-1 1 1-1 1-1 1.
В момент времени
t11= t9 + τc = τну+ 4τс+ 3τнк (17)
аналоговый сумматор 32, находящийся в разряде q=5, прореагирует на изменение уровня сигнала переноса Uп4,5 из четвертого разряда уменьшением своего выходного сигнала до значения Uc5 2Uоп. Вследствие этого трехпозиционный ключ 38 третьей группы, находящийся в пятом разряде, прореагирует в момент времени
t12= t11+ τнк = τну+ 4τс+ 4τнк (18)
уменьшением выходного сигнала в разряде Up4 от Uоп до -Uоп.
Соответственно в момент времени
t13= t12+ τвк = τну+ 4τс+ 4τнк+ τвк (19)
выходной каскад 45 пятого разряда прореагирует изменением логического уровня сигнала от единицы до отрицательной единицы, в результате чего выходной цифровой сигнал устройства примет окончательное значение, соответствующее результату умножения цифровых сигналов Х и Y, а именно Z 1-1 1-1-1 1-1 1(3) 1600(10).
Таким образом, максимальное время установления результирующего выходного цифрового сигнала в четырехразрядном устройстве умножения, реализующем заявляемый способ, равно
τmax = τну+ 4(τс+ τнк) + τвк (20)
и соответствует случаю, когда последовательно изменяются уровни сигналов переноса в разрядах.
Реализация заявляемого способа умножения цифровых сигналов с помощью устройства, выполненного по функциональной схеме на фиг. 1, приведена для четырехразрядных (m=n=4) цифровых сигналов с целью наглядного описания работы устройства. В этом устройстве применены трехпозиционные ключи третьей группы с одним (k=1) и двумя (k=2) выходами нормированных по уровню аналоговых сигналов переноса в старшие по весу разряды. Если во всех разрядах q= 2. s-1 применить однотипные трехпозиционные ключи третьей группы, имеющие одинаковое число k выходов сигналов переноса, то при этом можно умножать троичные цифровые сигналы, имеющие большее число разрядов: при k=2 можно умножать 4.11-разрядные сигналы, при k=3 12.37-разрядные сигналы и т.д. что следует из соотношений (1).
Формула изобретения: Способ умножения двух цифровых сигналов, включающий преобразование с помощью первой группы ключей первого цифрового сигнала разрядности одновременно во всех разрядах (1=1, m) в m нормированных по уровню аналоговых сигналов, использование последних для формирования нормированных по уровню аналоговых сигналов на выходах второй группы ключей, управление которыми производят вторым цифровым сигналом разрядности n одновременно во всех разрядах (j 1,n), получение m · n нормированных по уровню аналоговых сигналов Uij, распределение аналоговых сигналов Uij по m + n 1 группам с постоянным значением суммы индексов i + j q + 1 (где q 1,s номер разряда выходного цифрового сигнала, s m + n число разрядов выходного цифрового сигнала), одновременное во всех разрядах q от q=2 до q s-1 поразрядное суммирование групп сигналов Uij совместно с нормированными по уровню аналоговыми сигналами переноса из младших по весу по отношению к каждому q-му разрядов (q-1), (q-2), (q-3). одновременное выделение во всех разрядах q 2,s-1 нормированных по уровню выходного аналогового сигнала и сигналов переноса в последующие старшие по весу (q+1), (q+2), (q+k)-й разряды (где k число сигналов переноса из q-го разряда), осуществляемое с помощью третьей группы ключей и аналоговых сумматоров в соответствии с правилами перевода десятичных натуральных чисел в цифровой код, при этом выходным сигналом в первом разряде q 1 принимают сигнал Uij, отличающийся тем, что преобразование цифровых сигналов, представленных в троичном коде, осуществляют с помощью первой группы ключей, выполненных трехпозиционными и формирующих на выходах аналоговые сигналы, принимающие в зависимости от логического уровня первого цифрового сигнала в данном 1-м разряде один из трех нормированных уровней, равных нулю при логическом нуле, положительному опорному сигналу при логической единице и отрицательному опорному сигналу при отрицательной логической единице, формирование нормированных по уровню аналоговых сигналов осуществляют с помощью второй группы ключей, выполненных трехпозиционными, выходные сигналы которых Uij принимают одно из трех значений, равных нулю при логическом нуле второго цифрового сигнала в разряде j, нормированному по уровню аналогового сигнала в разряде 1 первого цифрового сигнала при положительном единичном логическом уровне второго цифрового сигнала в разряде j и инверсному по знаку, нормированному по уровню аналогового сигнала в разряде j первого цифрового сигнала при отрицательном единичном логическом уровне второго цифрового сигнала в разряде j, а выделение из суммарного аналогового сигнала нормированных по уровню выходного аналогового сигнала и аналоговых сигналов переноса в последующие старшие по весу разряды осуществляют с помощью третьей группы трехпозиционных ключей и аналоговых сумматоров, при этом выходным сигналом в последнем разряде q s принимают сигнал переноса из предыдущего младшего разряда по весу разряда q s 1, а пороги переключений ключей третьей группы во всех разрядах q 2, s 1 формируют как средние арифметические значения между соседними дискретными уровнями суммарного аналогового сигнала в соответствии со следующими выражениями:





где s число разрядов выходного троичного цифрового сигнала;
q номер разряда (q 1,s q 1 самый младший по весу разряд); q s самый старший по весу разряд);
k число сигналов переноса из разряда q в последующие старшие по весу разряды (q+1), (q+2), (q+k);
Uоп опорный сигнал;
Ucq суммарный дискретный по уровню аналоговый сигнал в q-м разряде;
Upq нормированный по уровню выходной аналоговый сигнал в q-м разряде;
Unq,q+1 нормированный по уровню аналоговый сигнал переноса из q-го разряда в (q + 1)-й разряд;
Unq,q+2 нормированный по уровню аналоговый сигнал переноса из q-го разряда в (q + 2)-й разряд;
Unq,q+k-1 нормированный по уровню аналоговый сигнал переноса из q-го разряда в (q + k-1)-й разряд;
Unq,q+k нормированный по уровню аналоговый сигнал переноса из q-го разряда в (q+k)-й разряд.