Главная страница  |  Описание сайта  |  Контакты
ИМИТАТОР ИСТОЧНИКОВ РАДИОСИГНАЛОВ
ИМИТАТОР ИСТОЧНИКОВ РАДИОСИГНАЛОВ

ИМИТАТОР ИСТОЧНИКОВ РАДИОСИГНАЛОВ

Патент Российской Федерации
Суть изобретения: Изобретение относится к радиотехническим средствам для контроля функционирования и параметров сложных радиоэлектронных систем и их составных частей на всех стадиях их жизненного цикла, обеспечивая имитацию нескольких удаленных источников излучения или отраженных сигналов от различных объектов, в том числе и перемещающихся в пространстве, с наложением нескольких сигналов друг на друга во времени, что позволяет создавать сложные сценарии изменяющейся радиоэлектронной обстановки или потока сигналов на входе моделируемой или контролируемой аппаратуры, которые будут иметь место при работе систем, но которые трудно или невозможно воспроизвести при проведении натурных испытаний. Изобретение может быть использовано в различных автоматизированных стендах контроля или физико-математического (полунатурного) моделирования различных радиоэлектронных систем и устройств. Для достижения указанного технического результата предложенный имитатор выполнен многоканальным и содержит задатчик кодов, формирователь сетки опорных частот и суммирующий блок. Каждый канал имитации включает в себя цифровой синтезатор частоты, блок управления установкой поддиапазона, блок управления спектром сигнала, блок управления мощностью сигнала, дешифратор номера канала, задающий генератор, а также преобразователь частоты, первый и второй модуляторы и выходной аттенюатор, причем входящие в каждый канал имитации вышеуказанные блоки связаны между собой и с задатчиком кодов. Блок формирования опорных частот связан со всеми каналами имитации и с задатчиком кодов. Суммирующий блок объединяет сигналы с выходов выходных аттенюаторов каналов имитации. Непосредственное формирование сигналов потока с их наложением во времени происходит следующим образом: портреты сигналов программно заносятся в ОЗУ блока управления установкой поддиапазона, в первый и второй модуляторы, а в таймеры блока управления установкой поддиапазона, блока управления спектром сигнала и блока управления мощностью сигнала заносятся данные о темпах и интервалах считывания портретов из ОЗУ. Начальный запуск формирования потока сигналов осуществляется подачей сигнала "синхронизация" либо на все каналы одновременно, либо на каждые отдельно в соответствии с программой, которая и определяет наложение сигналов, а опорные частоты от формирователя опорных частот в зависимости от данных, считываемых из ОЗУ блока управления поддиапазонов каждого канала и поступающих на коммутатор опорных частот и на коммутатор преобразователей частоты каждого канала, определяют поддиапазоны сигналов, спектр которых формируется в соответствующих цифровых синтезаторах частоты с амплитудными параметрами, задаваемыми вторыми модуляторами. 8 з.п. ф-лы, 11 ил.
Поиск по сайту

1. С помощью поисковых систем

   С помощью Google:    

2. Экспресс-поиск по номеру патента


введите номер патента (7 цифр)

3. По номеру патента и году публикации

2000000 ... 2099999   (1994-1997 гг.)

2100000 ... 2199999   (1997-2003 гг.)
Номер патента: 2094815
Класс(ы) патента: G01S7/40
Номер заявки: 94039181/09
Дата подачи заявки: 08.10.1994
Дата публикации: 27.10.1997
Заявитель(и): Государственный центральный научно-исследовательский радиотехнический институт
Автор(ы): Еремин Е.И.; Половников Л.П.
Патентообладатель(и): Государственный центральный научно-исследовательский радиотехнический институт
Описание изобретения: Изобретение относится к радиотехническим средствам для контроля и моделирования функционирования различных сложных радиотехнических систем и их составных частей и может быть использовано в стендах физико-математического моделирования, тренажерах и в контрольно-измерительных комплексах для отработки алгоритмов функционирования, для измерения параметров и их контроля антенных, радиотехнических, радиолокационных систем, систем радиопротиводействия и других устройств для имитации нескольких подвижных источников излучений, работающих в различных режимах.
Известно устройство, реализующее способ имитации радиотехнической обстановки при радиотехнических измерениях по авт. св. N 1495878, МКИ H 01 Q 17/00, 1989. Устройство содержит рабочий объем, испытуемую антенну, вращающиеся дуговые направляющие, основной и дополнительный излучатели цели и формирователь сигнала. В указанном техническом решении имитация радиотехнической обстановки осуществляется электромеханической системой со всеми отсюда вытекающими ее недостатками по надежности и быстродействию и не позволяет имитировать несколько сигналов одновременно (с наложением их во времени).
Известен имитатор радиосигналов, содержащий генератор радиочастоты, выход которого соединен со входом радиочастотного блока, другой вход которого подключен к выходу блока управления модуляцией, который своим вторым выходом подключен к управляющему входу генератора радиочастоты; имитатор также содержит компьютер, связанный с клавиатурой, блоком дисковой памяти, дисплеем, модемом, выход компьютера подключен к блоку управления модуляцией и к блоку управления вращением антенн; радиочастотный блок имеет выход сигналов радиочастоты в диапазоне 0,5 18 ГГц и пять выходов радиосигналов соответственно пяти поддиапазонов, обеспечивающих заданную полосу рабочих частот. Эти пять выходов через усилители и переключатель подключены к излучателям антенн (см. техническое описание имитатора A. R.T.I.S фирмы ELETRONICA S.p.A, Италия, 1989 г.).
Указанный имитатор формирует радиосигналы в диапазоне 0,5 18 ГГц с различными видами модуляции импульсной (одиночным импульсом и последовательностью импульсов, пачки импульсов, импульсы пилообразной и треугольной форм) и др. и может быть использован для имитации радиообстановки и обучения операторов радиолокационных систем в условиях, приближающихся к реальным.
Известен имитатор радиотехнических сигналов, содержащий управляющую ЭВМ с интерфейсом и канал имитации, цифровой синтезатор частоты ЦСЧ, соединенный своим выходом с первым входом преобразователя частоты. Преобразователь частоты имеет три ступени преобразования частоты для переноса спектра сигнала в 3 сантиметровый СВЧ диапазон, каждая из которых включает смеситель, фильтр, усилитель и еще одну четвертую аналогичную по составу блоков ступень преобразования несущей частоты из 3 сантиметрового диапазона СВЧ в более низкий по частоте рабочий диапазон 10 сантиметровый, между первой и второй ступенями преобразования включен управляемый аттенюатор, и на выходе четвертой ступени преобразования включен выходной аттенюатор. Кроме того, имитатор содержит формирователь опорных частот и коммутатор опорных частот, которые схемотехнически объединены, причем четыре коммутируемых сетки частот подключаются соответственно ко входам четырех ступеней преобразователя частоты, т.е. к гетеродинным входам смесителей ступеней преобразования.
Кроме того, канал имитации содержит первый и второй модуляторы, выполненные в виде запоминающих устройств (ЗУ) и конструктивно объединенных в одном блоке. Выход управления спектром сигнала первого модулятора подключен ко входу ЦСЧ, первый модулятор имеет также второй выход, посредством которого первый модулятор осуществляет управление коммутацией всех сеток опорных частот в формирователе опорных частот и коммутаторе опорных частот, а вход первого модулятора подключен к интерфейсу ЭВМ. Выход управления мощностью сигнала второго модулятора соединен со вторыми входами управляемого и выходного аттенюаторов, вход второго модулятора также подключен к интерфейсу ЭВМ.
Первый и второй модуляторы являются по существу банками данных, задаваемых от ЭВМ, в которых в виде цифровых кодов хранятся параметры модулирующих сигналов, а непосредственное преобразование цифровых кодов в форму спектральных составляющих сигнала, его несущую частоту и мощность производится в ЦСЧ, в формирователе и коммутаторе опорных частот, а также в управляемом и выходном аттенюаторах. (см. имитатор, разработанный фирмой Hewlett Packard, США, "Frequency Agile Signal Simulation" типа HP 8791, техническое описание и руководство по эксплуатации, 1990 г. США, Hewlett Packard).
Этот имитатор принят за прототип.
Имитаторы приведенные в качестве аналогов и прототипа позволяют получить выходные сигналы с различными видами модуляции без наложения хотя бы двух сигналов во времени.
В изобретении решается задача приближения к реальным условиям работы радиоэлектронных средств при их создании на этапах проектирования при отработке алгоритмов функционирования, при тестовом контроле готовых средств, а также возможность физико-математического моделирования потока входных сигналов, имитирующих практически любую сложную радиотехническую обстановку, которую невозможно создать в натурных условиях в реальном времени, так как это связано с недопустимо большими сроками и материальными затратами.
Таким образом, решается задача реализации сложных сценариев радиотехнической обстановки при большом потоке входных сигналов от большого количества несинхронно работающих в различных, сменяющих друг друга режимах радиоэлектронных средств, в которых имеется большая вероятность наложения нескольких сигналов во времени.
Технический результат, достигаемый при использовании заявленного имитатора, заключается в расширении функциональных возможностей за счет формирования в реальном времени радиотехнических сигналов, соответствующих сложной радиотехнической обстановке, при наложении имитируемых сигналов друг на друга во времени.
Для достижения указанного технического результата в имитатор источников радиосигналов, содержащий управляющую ЭВМ с интерфейсом, формирователь сетки опорных частот ФОЧ, коммутатор опорных частот КОЧ и канал имитации, включающий в себя цифровой синтезатор частоты ЦСЧ, соединенный своим выходом с преобразователем частоты, включающим связанные между собой первый смеситель, фильтр, второй смеситель, усилитель мощности и управляемый аттенюатор, и подключенным к выходу преобразователя частоты своим первым входом выходной аттенюатор мощности, а также включающий первый модулятор с выходом управления спектром сигнала, соединенным с первым входом цифрового синтезатора частоты и второй модулятор с выходом управления мощностью сигнала, соединенный со вторыми входами управляемого и выходного аттенюаторов введены суммирующий блок, а также N-1 идентичных каналов имитации, а в каждый из N каналов имитации введены блок управления установкой поддиапазона БУУП, задающий генератор, дешифратор номера канала, первый вход которого соединен с шиной "данные номера канала" интерфейса, второй вход которого подключен к выходу "синхронизация" интерфейса, а также введен блок управления спектором сигнала БУСС своим первым входом соединенный с шиной "данные тактирования БУСС" интерфейса, вторым входом подключенный к шине "адрес данных" интерфейса, своим третьим входом соединенный с первым выходом дешифратора номера канала, своим четвертым входом соединенный со вторым выходом дешифратора номера канала, своим первым выходом БУСС подключен к первому входу первого модулятора, вторым выходом ко второму входу первого модулятора, своим третьим выходом к третьему входу первого модулятора, четвертый выход БУСС соединен с пятым входом первого модулятора, пятый выход БУСС соединен с шестым входом первого модулятора, четвертый вход первого модулятора соединен с шиной "данные формирования спектра сигнала" интерфейса, седьмой вход первого модулятора соединен с третьим выходом дешифратора номера канала, выход первого модулятора соединен с первым входом ЦСЧ, кроме того введен блок управления мощностью сигнала БУМС" интерфейса, своим вторым входом подключенный к шине "адрес данных" интерфейса, своим третьим входом соединенный с первым выходом дешифратора номера канала, своим четвертым входом подключенный ко второму выходу дешифратора номера канала, своим первым выходом БУМС подключен к первому входу второго модулятора, своим вторым выходом ко второму входу второго модулятора, своим третьим выходом БУМС подключен к третьему входу второго модулятора, четвертый выход БУМС соединен с пятым входом второго модулятора, пятый выход БУМС соединен с шестым входом второго модулятора, четвертый вход второго модулятора соединен с шиной "данные установки мощности" интерфейса, седьмой вход второго модулятора соединен с третьим выходом дешифратора номера каналов, первый выход второго модулятора соединен с четвертым входом преобразователя частоты, второй выход второго модулятора соединен со вторым входом выходного аттенюатора мощности канала, а в преобразователь частоты каждого канала введены разветвитель на M выходов, коммутатор на M входов и M выходов, M фильтров, сумматор на M входов, причем вход разветвителя соединен с выходом управляемого аттенюатора, выходы разветвителя соединены с соответствующими входами коммутатора, выходы которого соединены соответственно со входами M фильтров, выходы которых подключены к соответствующим входам сумматора, выход которого непосредственно или через усилитель мощности является выходом преобразователя частоты, M пятых входов преобразователя частоты соединены соответственно с M выходами БУУП, блок управления установкой поддиапазона БУУП своим первым входом подключен к шине "данные тактирования БУПП" интерфейса, своим вторым входом подключен к шине "адрес данных" интерфейса, своим третьим входом соединен с первым выходом дешифратора номера канала, своим четвертым входом подключен ко второму выходу дешифратора номера канала, своим пятым входом подключен к третьему выходу дешифратора номера канала, своим шестым входом подключен к шине "данные установки поддиапазона", выход задающего генератора соединен с тактовыми входами БУМС, БУСС и БУУП, тактовые выходы формирователя опорных частот ФОЧ с 1 по N соединены соответственно со вторыми входами цифровых синтезаторов частоты каждого канала, M выходов опорных частот блока ФОЧ соединены с первыми соответствующими входами КОЧ, выходы частоты переноса блока ФОЧ с 1 по N соединены со вторыми входами преобразователя частоты соответствующих каналов, выходы КОЧ с 1 по N соединены с третьими входами преобразователей частоты соответствующих каналов, вторые входы КОЧ образуют N групп по M входов в каждой, причем входы первой группы соединены соответственно с M выходами БУУП первого канала, входы второй группы соединены соответственно с M выходами БУУП второго канала и т.д. входы N группы соединены соответственно с M выходами БУУП N-го канала, первый вход задающего генератора каждого канала соединен выходом "разрешение внешнего такта" интерфейса, второй вход задающего генератора каждого канала соединен с выходом "такт" ФОЧ.
В частном варианте исполнения коммутатор опорных частот КОЧ содержит M разветвителей, каждый из которых имеет один вход и N выходов, N коммутаторов, каждый из которых имеет первую группу M входов, вторую группу M входов и один выход, а также N усилителей, причем первые выходы каждого разветвителя соединены соответственно с входами с первого по M-ный первого коммутатора, вторые выходы каждого разветвителя соединены соответственно со входами с первого по M-ный второго коммутатора и т.д. N-ные выходы каждого разветвителя соединены соответственно с входами с первого по M-ный N-ого коммутатора, выходы коммутаторов через соответствующие усилители образуют N выходов КОЧ, входы разветвителей являются первыми входами КОЧ, N групп, в каждой из которых M входов, являются вторыми входами КОЧ.
В частном варианте исполнения формирователь опорных частот ФОЧ содержит первый и второй разветвители на N выходов каждый, третий и четвертый разветвители на два выхода каждый и пятый разветвитель на M выходов, а также кварцевый генератор, два логических элемента И, логический элемент ИЛИ, инвертотр, пять усилителей мощности, три фильтра и M + 1 датчиков опорной частоты, причем кварцевый генератор соединен с первым входом первого логического элемента И, второй вход первого логического элемента И соединен с выходом инвертора, вход инвертора соединен с первым входом второго логического элемента И и является первым входом "разрешение внешнего такта" ФОЧ, второй вход второго логического элемента И является вторым входом "внешний такт" ФОЧ, выход первого логического элемента И соединен с первым входом логического элемента ИЛИ, выход второго логического элемента И соединен со вторым входом логического элемента ИЛИ, выход логического элемента ИЛИ через последовательно соединенные первый усилитель мощности, третий разветвитель, первый фильтр, второй усилитель мощности, четвертый разветвитель, третий фильтр, третий усилитель мощности подключен ко входу первого разветвителя, второй выход четвертого разветвителя через (M + 1)-ый датчик опорной частоты и пятый усилитель мощности соединен со входом второго разветвителя, второй выход третьего разветвителя через второй фильтр и четвертый усилитель мощности подключен ко входу пятого разветвителя, M выходов которого через соответствующие M датчиков опорной частоты образуют M выходов опорных частот ФОЧ, выходы с 1 по N первого разветвителя образуют тактовые выходы ФОЧ, выходы с 1 по N второго разветвителя образуют выходы частот переноса ФОЧ.
В частном варианте исполнения блок управления спектром сигнала БУСС содержит таймер, процессор, формирователь внутреннего адреса, коммутатор адреса, причем выход таймера соединен с тактовым входом процессора, первый вход таймера является первым входом БУСС для подключения к шине "данные тактирования БУСС" интерфейса, второй вход таймера является тактовым входом для подключения ЗГ, третий вход "разрешение записи данных" таймера является третьим входом БУСС для подключения к третьему выходу дешифратора номера каналов, второй вход процессора является входом режима работы и четвертым входом БУСС, первый выход процессора является тактовым для формирования адреса и подключен ко входу формирователя внутреннего адреса, второй выход процессора "выборка ОЗУ" является третьим выходом БУСС, третий выход "чтение-запись" процессора является вторым выходом БУСС, четвертый выход "разрешение коммутации" процессора соединен с первым входом коммутатора адреса, пятый выход процессора "разрешение записи в РГ" является пятым выходом БУСС, шестой выход "управление коммутатором данных" является четвертым выходом БУСС, выход "адрес" формирователя внутреннего адреса соединен с третьим входом коммутатора адреса, выход которого является выходом БУСС, второй вход "адрес от ЭВМ" коммутатора адреса является вторым входом БУСС.
В частном варианте исполнения первый модулятор содержит ОЗУ, коммутатор данных, регистр и токовые ключи, причем вход "адрес" ОЗУ является первым входом первого модулятора для подключения к первому выходу БУСС, вход "чтение-запись" ОЗУ является вторым входом модулятора для подключения ко второму выходу БУСС, вход "выборка" ОЗУ является третьим входом первого модулятора для подключения к третьему выходу БУСС, а вход-выход "данные" ОЗУ соединен с первым входом коммутатора данных, второй вход "управление" которого является пятым входом первого модулятора, третий вход "данные формирования спектра сигнала" коммутатора данных является четвертым входом первого модулятора, выход "данные" коммутатора соединен с первым входом регистра, второй вход "разрешение записи" регистра является пятым входом первого модулятора для подключения к пятому выходу БУСС, третий вход "запись в регистр" регистра является седьмым входом первого модулятора для подключения к третьему выходу дешифратора номера канала, выход "данные РГ" соединен со входом токовых ключей, выход которых является выходом первого модулятора для подключения ко второму входу ЦСЧ.
В частном варианте исполнения блок управления мощностью сигнала БУМС содержит таймер, процессор, формирователь внутреннего адреса, коммутатор адреса, причем первый вход таймера является первым входом БУМС для подключения к шине "данные тактирования БУМС" интерфейса, второй вход таймера является тактовым для подключения ЗГ, третий вход "разрешение записи данных" является третьим входом БУМС для подключения к первому выходу дешифратора номера каналов, выход таймера соединен с первым "тактовым" входом процессора, второй вход "режим работы" таймера является четвертым входом БУМС, первый выход "такт для формирования адреса" процессора подключен ко входу формирователя внутреннего адреса, второй выход процессора "выборка ОЗУ" является третьим выходом БУМС, третий выход "чтение-запись" процессора является вторым выходом БУМС, четвертый выход "разрешение коммутации" процессора соединен с первым входом коммутатора адреса, пятый выход процессора "разрешение записи в РГ" является пятым выходом БУМС, шестой выход "управление коммутатором данных" является четвертым выходом БУМС, выход "адрес" формирователя внутреннего адреса соединен с третьим входом коммутатора адреса, выход которого является выходом БУМС, второй вход "адрес от ЭВМ" коммутатора адреса является вторым входом БУМС.
В частном варианте исполнения второй модулятор содержит ОЗУ, коммутатор данных, регистр и токовые ключи, причем вход "адрес" ОЗУ является первым входом второго модулятора для подключения к первому выходу БУМС, вход "чтение-запись" ОЗУ является вторым входом второго модулятора для подключения ко второму выходу БУМС, вход "выборка" ОЗУ является третьим входом второго модулятора для подключения к третьему выходу БУМС, а вход-выход "данные" ОЗУ соединен с первым входом коммутатора данных, второй вход "управление" которого является пятым входом второго модулятора, третий вход "данные установки мощности" коммутатора данных является четвертым входом второго модулятора, выход "данные" коммутатора соединен с первым входом регистра, второй вход "разрешение записи" регистра является пятым входом второго модулятора для подключения к пятому выходу БУМС, третий вход "запись в регистр" регистра является седьмым входом второго модулятора для подключения к третьему выходу дешифратора номера канала, выход "данные РГ" соединен со входом токовых ключей, первый выход которых является первым выходом второго модулятора для подключения ко второму входу преобразователя частоты, второй выход токовых ключей является вторым выходом второго модулятора для подключения к третьему входу преобразователя частоты.
В частном варианте исполнения блок управления установкой поддиапазонов БУУП содержит таймер, процессор, формирователь внутреннего адреса, коммутатор адреса, ОЗУ, коммутатор данных, регистр, дешифратор данных, токовые ключи, причем выход таймера соединен с тактовым входом процессора, первый вход таймера является первым входом БУУП для подключения к шине "данные тактирования БУУП" интерфейса, второй вход таймера является тактовым входом для подключения выхода ЗГ, третий вход "разрешения записи данных" таймера является третьим входом БУУП для подключения к первому выходу дешифратора номера каналов, второй вход процессора является входом режима работы и четвертым входом БУУП, первый выход процессора является тактовым для формирования адреса и подключен ко входу формирователя внутреннего адреса БУУП, второй выход процессора "выборка ОЗУ" соединен с третьим входом ОЗУ, третий выход "чтение-запись" процессора подключен ко второму входу ОЗУ, четвертый выход процессора "разрешение коммутации" соединен с первым входом коммутатора адреса, пятый выход процессора "разрешение записи в регистр" подключен ко второму входу регистра, шестой выход "управление коммутатором данных" соединен со вторым входом коммутатора данных, выход формирователя внутреннего адреса соединен с третьим входом коммутатора адреса, второй вход которого является вторым входом БУУП для подключения к шине "адрес данных", выход "адрес ОЗУ" коммутатора адреса соединен с первым входом ОЗУ, "вход-выход данных" ОЗУ подключен к первому входу коммутатора данных, третий вход коммутатора данных является шестым входом БУУП для подключения шины "данные установки поддиапазона" интерфейса, выход коммутатора данных соединен с первым входом регистра, выход которого соединен со входом дешифратора данных, третий вход "запись в РГ" регистра является пятым входом БУУП, выход дешифратора данных подключен ко входу токовых ключей, выход которых является выходом БУУП.
Сравнение заявленного имитатора с прототипом показывает, что общими признаками являются:
наличие управляющей ЭВМ с интерфейсом, являющейся задатчиком кодов,
наличие в канале имитации задающего генератора;
наличие в канале имитации цифрового синтезатора частоты, соединенного своим выходом с первым входом преобразователя частоты. Преобразователь частоты включает в себя ступени преобразования, состоящие из смесителя, фильтра, усилителя, осуществляющие перенос спектра имитируемого сигнала в заданный диапазон СВЧ;
наличие в канале имитации формирователя опорных частот и коммутаторов опорных частот;
наличие в канале имитации управляемого и выходного аттенюатора;
наличие в канале имитации первого и второго модуляторов.
Отличительными признаками заявляемого имитатора являются:
наличие N каналов имитации (в прототипе один канал);
выполнение формирователя опорных частот (ФОЧ) и коммутатора опорных частот (КОЧ) в виде отдельных блоков, обеспечивающих работу всех каналов одновременно (в прототипе ОЧ и КОЧ схемотехнически объединены и входят в состав канала);
наличие суммирующего блока;
введение в каждый из каналов имитации новых по сравнению с прототипом блоков, а именно блока управления установкой поддиапазона БУУП, блока управления спектром сигнала БУСС, блока управления мощностью сигнала БУМС, дешифратора номера каналов;
новое по сравнению с прототипом выполнение первого и второго модуляторов;
введение в блок преобразователя частоты каждого канала имитации разветвителя, коммутатора, фильтров и сумматора (светвителя);
новые связи между блоками.
При этом при создании N канального имитатора в соответствии с принципами построения структурной схемы имитатора прототипа потребовалось бы по сравнению с предлагаемым имитатором ввести дополнительно N формирователей опорных частот с коммутаторами опорных частот (ФОЧ и КОЧ), а также N+1 управляющих ЭВМ.
Для установления причинно-следственной связи между достигаемым техническим результатом и отличиями предлагаемого имитатора рассмотрим как происходит наложение во времени сигналов имитатора.
В каждом канале имитатора возможно формирование не только одного сигнала, но и нескольких независимых во времени сигналов. Например, в интервале времени t0 T1, формируется сигнал с частотной модуляцией несущей частоты f0, в интервале времени t1 t2 формируется сигнал с импульсной модуляцией на несущей частоте f1 и т.д. В выбранных интервалах времени возможно формирование сигналов и с другими видами модуляции и на других или тех же несущих частотах в зависимости от имитируемого сценария радиоэлектронной обстановки. Возможность формирования в каждом канале большого числа сигналов различных радиоэлектронных средств, работающих в различных, сменяющих друг друга режимах, неизменно намеренно или ненамеренно приводит к наложению нескольких сигналов друг на друга во времени. Непосредственное сложение (светвление) сигналов на выходе имитатора происходит в суммирующем блоке, который не содержит нелинейных активных элементов, благодаря чему удается избежать паразитного влияния одного сигнала на спектральные характеристики другого. Каждый конкретный сценарий имитации определяет поток сигналов на выходе имитатора, а непосредственное формирование сигналов потока происходит следующим образом.
Программно в каждый канал имитатора, а именно в ОЗУ БУУП, первого и второго модуляторов заносятся портреты сигналов, а в таймеры БУУП, БУСС, БУМС заносятся (записываются) в виде кодов данные о темпах и интервалах считывания портретов из ОЗУ, считывание осуществляется по командам соответствующих процессоров, имеющихся в каждом канале. Режим работы каждого из каналом определяется программой ЭВМ, управляющей каждым каналом через соответствующий дешифратор номера каналов. Начальный запуск формирования потока, определенного сценария радиоэлектронной обстановки, осуществляется подачей сигнала синхронизации либо на все каналы одновременно, либо на каждый отдельно в соответствии с программой, которая и определяет временное наложение сигналов. При этом опорные частоты, формируемые в ФОЧ, в зависимости от данных, считываемых из ОЗУ БУУП каждого канала и поступающих с выходов БУУП на входы КОЧ и входы коммутаторов преобразователей частоты каждого канала, определяют поддиапазон, в котором на заданной несущей частоте формируется спектр сигнала определенной мощности, с заданными параметрами, записанными в ОЗУ первого и второго модуляторов и считываемыми соответственно в ЦСЧ и для управления аттенюаторами в преобразователь частоты в каждом канале.
На фиг. 1 изображена структурная электрическая схема предлагаемого имитатора источников радиосигналов; на фиг. 2 электрическая схема формирователя сетки опорных частот (ФОЧ); на фиг. 3 электрическая схема коммутатора опорных частот (КОЧ); на фиг. 4 электрическая схема блока управления установкой поддиапазонов (БУУП); на фиг. 5 электрическая схема первого модулятора; на фиг. 6 электрическая схема блока управления спектром сигнала (БУСС); на фиг. 7 электрическая схема второго модулятора; на фиг. 8 электрическая схема блока управления мощностью сигнала (БУМС); на фиг. 9 - электрическая схема преобразователя частоты; на фиг. 10 электрическая схема синтезатора частоты (ЦСЧ); на фиг. 11 электрическая схема процессора.
Рассмотрим пример конкретного осуществления изобретения.
Предлагаемый имитатор источников радиосигналов содержит N каналов (первый канал 1, N-ый 2) имитации, формирователь сетки опорных частот (ФОЧ) 3, который имеет с 1 по M-ый выходов опорных частот, N выходов тактовых частот и N выходов частоты переноса, своими выходами опорных частот ФОЧ подключены к первым входам коммутатора опорных частот (КОЧ) 4, вторые входы которого образуют N групп по M входов в каждой группе. КОЧ имеет N выходов. Кроме того, имитатор содержит суммирующий блок 5, ко входам которого подключены соответственно выходы с 1 по N каналов имитации, выход суммирующего блока является выходом имитатора, задатчика кодов 6.
Каналы имитации идентичны. Каждый канал содержит задающий генератор (ЗГ) 8, дешифратор номера каналов 9, блок управления установкой поддиапазона (БУУП) 10, блок управления спектром сигнала (БУСС) 11, блок управления мощностью сигнала (БУМС) 12, первый модулятор 13, второй модулятор 14, цифровой синтезатор частоты (ЦСЧ) 15, преобразователи частоты 16, выходной аттенюатор 17. Каждым своим тактовым выходом ФОЧ 1 подключен соответственно ко вторым входам ЦСЧ 15 каждого канала имитации, выходы с 1 по N частоты переноса блока ФОЧ 3 соединены со вторыми входами преобразователя частоты 16 соответствующего канала, выходы с 1 по N КОЧ 4 соединены с третьими выходами преобразователей частоты 16 соответствующих каналов. Первая группа вторых входов блока КОЧ 4 соединена соответственно с M выходами БУУП 10 первого канала, вторая группа вторых входов этого блока соединена соответственно с M выходами БУУП 10 второго канала и т.д. N-ная группа вторых входов этого блока соединена соответственно с M выходами БУУП 10 N-ого канала 2.
ЗГ 8 одним выходом подключен к выходу 18 "разрешение внешнего такта" блока 6, который также соединен со входом "разрешение внешнего такта ФОЧ 3, другим входом ЗГ 8 подключен к выходу "такт" ФОЧ 3, выход ЗГ 8 подключен ко входам "такт" блоков БУУП 10, БУСС 11 и БУМС 12. Шина "данные установки поддиапазона" 19 блока 6 соединена с шестым входом БУУП 10, шина "данные тактирования БУУП" 20 соединена с первым входом БУУП 10, шина "адрес данных" 21 блока 6 подключена ко вторым входам блоков БУУП 10, БУСС 11 и БУМС 12. Шина "данные номера канала" 22 блока 6 соединена с первым входом дешифратора номера канала 9, выход "синхронизация" 23 блока 6 подключен ко второму входу дешифратора номера каналов 9, шина "данные тактирования БУСС" 24 блока 6 соединена с первым входом БУСС 11, шина "данные тактирования БУМС" 25 блока 6 подключена к первому входу БУМС 12, шина "данные формирования спектра сигнала" 26 блока 6 подключена к четвертому входу первого модулятора 13, шина "данные установки мощности" 27 блока 6 соединена с четвертым входом второго модулятора 14.
Первый выход дешифратора номера каналов 9 соединен с третьими входами блоков БУУП 10, БУСС 11 и БУМС 12, второй выход дешифратора номера каналов 9 соединен с четвертыми входами блоков БУУП 10, БУСС 11 и БУМС 12, третий выход дешифратора номера каналов 9 подключен к пятому входу БУПП 10 и к седьмому входу первого 13 и второго 14 модуляторов. Первый, второй, третий, четвертый и пятый выходы БУСС 11 соединены соответственно с первым, вторым, третьим, пятым и шестым входами первого модулятора 13. Первый, второй, третий, четвертый и пятый выходы БУМС 12 соединены соответственно с первым, вторым, третьим, пятым и шестым входами второго модулятора 14, выходы с 1 оп M БУУП 10 соединены соответственно с пятыми выходами преобразователя частоты 16. Выход первого модулятора 13 соединен с первым входом ЦСЧ 15, выход которого соединен с первым входом преобразователя частоты 16, выход преобразователя 16 соединен с первым входом выходного аттенюатора 17, второй вход которого соединен со вторым выходом второго модулятора 14, первый выход второго модулятора 14 подключен к четвертому входу преобразователя 16. Выходной аттенюатор 17 своим выходом, являющимся выходом первого канала имитации, подключен к первому входу суммирующего блока 5, выход которого является выходом имитатора.
Конкретный вариант осуществления предлагаемого имитатора содержит восемь идентичных по составу и выполнению блоков и связям между блоками каналов.
Шины и выходы блока 6 подключены параллельно ко всем остальным каналам имитатора соответственно первому каналу. Подключение блоков ФОЧ 3 и КОЧ 4 к N-ому каналу описано выше. Выходы остальных каналов имитации соединены с соответствующими входами суммирующего блока 5.
ФОЧ 3 содержит кварцевый генератор (КГ) 28, выход которого соединен с первым входом первого логического элемента И 29, второй вход первого логического элемента И 29 соединен с выходом инвертора 30 и вход инвертора 30 соединен с первым входом логического элемента И 31. Второй вход логического элемента И 31 является вторым входом "разрешение внешнего такта" ФОЧ 3. Выход логического элемента И 29 соединен с первым входом логического элемента ИЛИ 32, выход логического элемента И 31 соединен со вторым входом логического элемента ИЛИ 32. Выход логического элемента ИЛИ 32 соединен через первый усилитель мощности 33 со входом третьего разветвителя 34, который имеет два выхода. Первый через первый фильтр 35 и второй усилитель мощности 36 подключен к четвертому разветвителю 37, имеющему два выхода, первый из которых через третий фильтр 38, третий усилитель мощности 39 соединен со входом первого разветвителя 40, имеющего N выходов (N число каналов имитатора). Второй выход третьего разветвителя 34 через второй фильтр 41, четвертый усилитель мощности 42 подключен к пятому разветвителю 43, имеющему M выходов, где M число поддиапазонов рабочих частот имитатора. Каждый из M выходов пятого разветвителя 43 подключен ко входу соответствующего датчика опорной частоты (ДОЧ) 44, число таких датчиков M.
Второй выход четвертого разветвителя 37 через (M+1) ДОЧ 44 и пятый усилитель мощности 45 соединен со входом разветвителя 46, который имеет N выходов. Выходы ДОЧ 44 являются выходами опорных частот ФОЧ 3, N выходов первого разветвителя 40 являются "тактовыми выходами" ФОЧ 3, N выходов второго разветвителя 47 является выходами "частоты переноса" ФОЧ 3, выход логического элемента ИЛИ 32 является выходом "такт" ФОЧ 3.
Первый и второй разветвители (40 и 47 соответственно) являются разветвителями СВЧ сигнала и выполнены по схеме симметричного делителя мощности на N каналов, разветвители 34 и 37 являются разветвителями СВЧ сигнала на два канала, причем стоящие на выходах разветвителей 34 и 37 фильтры 35, 36 и 41 имеют достаточно узкую полосу пропускания.
Рассмотрим коммутатор опорных частот КОЧ 4, который содержит M разветвителей 48, N коммутаторов 49 и N усилителей 50.
Каждый разветвитель 48 имеет один выход и H выходов, а каждый коммутатор 49 имеет одну группу из M входов для частот переноса и другую группу из M входов для управления и один выход. Разветвители 48 и коммутаторы 49 соединены между собой следующим образом. Первые входы каждого разветвителя 48 соединены со входами с первого по M-ный первого коммутатора 49, вторые входы каждого разветвителя 48 соединены со входами с первого по M-ный второго коммутатора 49 и т.д. N выходы каждого разветвителя 48 соединены со входами с первого по M-ный N-го коммутатора 49. Выходы коммутаторов 49 подключены ко входам соответствующих усилителей 50, выходы которых образуют N выходов КОЧ 4, входы разветвителей 48 с 1 по M-ный являются входами КОЧ 4 для М частот переноса, вторыми входами КОЧ 4 являются вторые группы входов управления коммутаторов 49, причем эти входы управления образуют N групп по М входов в каждой группе.
Разветвители 48 являются симметричными делителями СВЧ мощности и выполнены по известным схемам на полосковых линиях.
Коммутаторы 49 выполнены в виде переключателей СВЧ мощности на p-i-n диодах, управляемых током.
Рассмотрим преобразователь частоты 16. Он содержит первый смеситель 51, полосовой фильтр СВЧ 52, второй смеситель 53, усилитель мощности 54, управляемый аттенюатор 55. Причем к выходу смесителя 51 через полосовой фильтр 52 своим первым входом подключен управляемый аттенюатор 55, выход которого соединен с первым входом второго смесителя 53, выход которого через усилитель мощности 54, выход которого соединен с первым входом разветвителя 56, имеющего M выходов, которые подключены к первым M входам коммутатора 57, M выходов которого через соответствующие вторые полосовые фильтры 58 соединены с M входами сумматора 59, выход которого через усилитель мощности 60, являющийся выходом преобразователя частоты 16, подключен к первому входу выходного аттенюатора 17, выход которого является выходом канала. Причем первый вход первого смесителя является первым входом преобразователя частоты 16 для подключения к выходу ЦСЧ 15, второй вход первого смесителя является вторым входом преобразователя частоты 16 для подключения к выходу ФОЧ 3, второй вход второго смесителя 53 является третьим входом преобразователя частоты 16 для подключения к выходам КОЧ 4, второй вход управляемого аттенюатора 55 является четвертым входом преобразователя частоты 16 для подключения ко второму выходу второго модулятора 14, вторые M входов коммутатора 57 являются пятым входом преобразователя частоты 16. По своему выполнению блоки 51, 52, 53, 54, 55 могут быть выполнены, например, так же, как выполнены аналогичные блоки в устройстве прототипе.
Разветвитель 56 и коммутатор 57 выполнены аналогично разветвителю 48 и коммутатору 49. Сумматор представляет собой пассивный светвитель СВЧ мощности и выполнен по известным схемам на полосковых линиях.
Первый модулятор 13 содержит связанные между собой оперативное запоминающее устройство (ОЗУ) 61, коммутатор данных 62, регистр 63, токовые ключи 64, причем ОЗУ 61 имеет три входа и один выход "данные" (в режиме считывания). Этот выход соединен с первым входом коммутатора данных 62 и в режиме записи является четвертым входом ОЗУ 61Вход "адрес" ОЗУ 61 является первым входом первого модулятора 13 для подключения к первому выходу БУСС 11, вход "чтение-запись" ОЗУ 61 является вторым входом первого модулятора 13 для подключения ко второму выходу БУСС 11, вход "выборка" ОЗУ 61 является третьим входом модулятора 13 для подключения к третьему выходу БУСС 11, вход/выход "данные" ОЗУ 61 соединен с первым входом коммутатора данных 62. Второй вход "управление" коммутатора данных 62 является пятым входом первого модулятора 13, третий вход "данные спектра сигнала" коммутатора данных 62 является четвертым входом первого модулятора 13, выход "данные" коммутатора 62 соединен с первым входом регистра 63, второй вход "разрешение записи" которого является пятым входом первого модулятора 13 для подключения к пятому выходу БУСС 11, третий вход "запись в РГ" регистра 63 является седьмым входом первого модулятора 13 для подключения к третьему выходу дешифратора номера канала 9, выход "данные" регистра соединен со входом токовых ключей 64, выход которых является выходом первого модулятора 13 для подключения ко второму входу ЦСЧ 15. Число токовых ключей определяется числом разрядов управления ЦСЧ.
ОЗУ 61 выполнено в виде запоминающего устройства на статических ИС, например, типа UM 61416A или UM6164B фирмы UMC (США) или отечественных ИС типа K537 РУ8.
Коммутатор данных 62 представляет собой обычный мультиплексор, построенный на ИС серии К531 или К555 и выполняющих операцию переключения двух входов на один выход.
Регистр 63 представляет собой обычный регистр с параллельным входом записи данных и параллельным выходом. Может быть выполнен, например, на ИС типа К531ИР22 или К531ИР23.
Токовые ключи 64 представляют собой ключевые усилители тока и могут быть выполнены по общеизвестным схемам на транзисторах или ИС.
Второй модулятор 14 содержит связанные между собой оперативное запоминающее устройство (ОЗУ) 65, коммутатор данных 66, регистр 67, токовые ключи 68, причем ОЗУ 65 имеет три входа и один выход "данные" (в режиме считывания). Этот выход соединен с первым входом коммутатора данных 66 и в режиме записи является четвертым входом ОЗУ 65. Вход "адрес" ОЗУ 65 является входом второго модулятора 14 для подключения к первому выходу БУМС 12, вход "чтение-запись" ОЗУ 65 является вторым входом второго модулятора 14 для подключения ко второму выходу БУМС 12, вход "выборка" ОЗУ 65 является третьим входом второго модулятора 14 для подключения к третьему выходу БУМС 12, вход/выход "данные" ОЗУ 65 соединен с первым входом коммутатора данных 66. Второй вход "управление" коммутатора данных 66 является пятым входом второго модулятора 14, третий вход "данные установки мощности" коммутатора данных 66 является четвертым входом второго модулятора 14, выход "данные" коммутатора данных 66 соединен с первым входом регистра 67, второй вход "разрешение записи" которого является пятым входом второго модулятора 14, для подключения к пятому выходу БУМС 12, третий вход "запись в РГ" регистра 67 является седьмым входом второго модулятора 14 для подключения к третьему выходу дешифратора номера канала 9, выход "данные" регистра соединен со входом токовых ключей 68. Токовые ключи 68 имеют два выхода. Первый выход является первым выходом второго модулятора 14 для подключения к четвертому входу преобразователя частоты 16, второй выход токовых ключей 68 является вторым выходом второго модулятора 14 для подключения ко второму входу выходного аттенюатора 17.
Выполнение блоков ОЗУ 65, коммутатора данных 66, регистра 67 аналогично блокам 61, 62, 63 первого модулятора. Что касается блока токовых ключей 68, то по выполнению он аналогичен блоку 64 первого модулятора. Число токовых ключей, обеспечивающих первый выход блока 68 равно числу входов управления M коммутатора 57 преобразователя частоты 16, а число токовых ключей, обеспечивающих второй выход блока 68 равно числу входов управления выходного аттенюатора 17.
Блок управления мощностью сигнала (БУМС) 12 содержит таймер 69, выход которого соединен с первым входом процессора 70, первый выход "такт для формирования адреса" которого подключен ко входу формирователя внутреннего адреса 71, выход которого соединен с третьим входом коммутатора адреса 72, первый вход которого соединен с четвертым выходом процессора 70, а второй вход "адрес данных" коммутатора адреса 72 является вторым входом БУМС 12, первым входом БУМС 12 является первый вход таймера 69 для подключения к шине 25 "данные тактирования БУМС", третьим входом БУМС 12 является третий вход "разрешение записи данных" таймера 69 для подключения к первому выходу дешифратора номера канала 9, второй вход таймера 69 является входом "такт БУМС" для подключения к выходу ЗГ 8, четвертым входом БУМС 12 является второй вход "ражим работы" процессора 70, первым выходом БУМС 12 является выход "адрес" коммутатора адреса 72, вторым выходом БУМС 12 является третий выход "чтение-запись" процессора 70, третьим выходом БУМС 12 является второй выход "выборка ОЗУ" процессора 70, четвертым выходом БУМС 12 является шестой выход "управление коммутатором данных" процессора 70, пятым выходом БУМС 12 является пятый выход "разрешение записи в РГ" процессора 70.
Блок управления спектром сигнала (БУСС) 11 содержит таймер 73, процессор 74, формирователь внутреннего адреса 75, коммутатор адреса 76. Выход таймера 73 соединен с первым входом процессора 74, первый выход "такт для формирования адреса" которого подключен ко входу формирователя внутреннего адреса 75, выход которого соединен с третьим входом коммутатора адреса 76, первый вход которого соединен с четвертым выходом процессора 74, а второй вход "адрес данных" коммутатора адреса 76 является вторым входом БУСС 11, первым входом БУСС 11 является первый вход таймера 73 для подключения к шине 24 "данные тактирования БУСС", третьим входом БУСС 11 является третий вход "разрешение записи данных" таймера 73 для подключения к первому выходу дешифратора номера канала 9, второй вход таймера 73 является входом "такт БУСС" для подключения к выходу ЗГ 8, четвертым входом БУСС 11 является второй вход "режим работы" процессора 74, первым выходом БУСС 11 является выход "адрес" коммутатора адреса 76, вторым выходом БУСС 11 является третий выход "чтение-запись" процессора 74, третьим выходом БУСС 11 является второй выход "выборка ОЗУ" процессора 74, четвертым выходом БУСС 11 является шестой выход "управление коммутаторами данных" процессора 74, пятым выходом БУСС 11 является пятый выход" разрешение записи в РГ" процессора 74.
Блок управления установкой поддиапазона (БУУП) 10 содержит таймер 77, процессор 78, формирователь внутреннего адреса 79, коммутатор адреса 80, ОЗУ 81, коммутатор данных 82, регистра 83, дешифратор данных 84, токовые ключи 85. Выход таймера 77 соединен с первым входом процессора 78, первый выход "такт для формирования адреса" которого подключен ко входу формирователя внутреннего адреса 79, выход которого соединен с третьим входом коммутатора адреса 80, первый вход которого соединен с четвертым выходом процессора 78, а второй вход "адреса данных" коммутатора адреса 80 является вторым входом БУУП 10, первым входом БУУП 10 является первый вход таймера 77 для подключения к шине 20 "данные тактирования БУУП", третьим входом БУУП 10 является третий вход "разрешение записи данных" таймера 77 для подключения к первому выходу дешифратора номера канала 9, второй вход таймера 77 является входом "такт БУУП" для подключения к выходу ЗГ 8, четвертым входом БУУП 10 является второй вход "режим работы" процессора 78 для подключения ко второму выходу дешифратора номера канала 9, пятым входом БУУП 10 является третий вход "запись" регистра 83 для подключения к третьему выходу дешифратора номера каналов 9, шестым входом БУУП 10 является третий вход "данные" коммутатора данных 82 для подключения к шине 19 "данные установки поддиапазона" интерфейса 7, второй выход "выборка" процессора 78 соединен с третьим входом ОЗУ 81, третий выход "чтение-запись" процессора 78 соединен со вторым входом ОЗУ 81, четвертый выход "управление коммутатором адреса" процессора 78 соединен с первым входом коммутатора адреса 80, пятый выход "запись в РГ" процессора 78 соединен со вторым входом регистра 83, шестой выход "управление коммутатором данных" процессора 78 соединен со вторым входом коммутатора данных 82, выход "адрес" коммутатора адреса 80 соединен с первым входом ОЗУ 81, вход/выход ОЗУ 81 соединен с первым входом коммутатора данных 82, выход коммутатора данных 82 соединен с первым входом регистра 83, выход регистра 83 соединен со входом дешифратора 84, выход дешифратора 84 соединен со входом токовых ключей 85, выход которых является выходом БУУП 10 для подключения ко вторым входам КОЧ.
Число токовых ключей определяется числом разрядов управления КОЧ.
Таймер 69, 73 и 77 выполнены одинаково в виде программируемых счетчиков с параллельным входом для записи данных на ИС, например, типа К531ИЕ17.
Формирователь внутреннего адреса 71, 75 и 79 представляют собой счетчик с последовательным входом и параллельным выходом и может быть выполнен на ИС типа К531ИЕ17.
Коммутатор адреса 72, 76 и 80 и коммутаторы данных 66 и 82 выполнены также, как коммутатор данных 62, но отличаются числом входов и выходов в соответствии с разрядностью адресов и данных.
ОЗУ 61, 65 и 81 выполнены одинаково.
Регистр 63, 67 и 83 выполнены также, как и регистр 63, но могут отличаться числом входов и выходов в соответствии с разрядностью данных.
Дешифратор 84 представляет собой обычный дешифратор, обеспечивающий представление двоичного кода, поступающего на его вход, в виде позиционного кода на его выходе, и может быть выполнен на серийных ИС, например, К555ИД3 или подобных.
Токовые ключи 85 представляют собой ключевые усилители тока и могут быть выполнены по общеизвестным схемам на транзисторах или ИС.
Имитатор работает следующим образом. При подаче питания на блоки имитатора ФОЧ 3 формирует выходные сигналы на всех своих выходах. Кварцевый генератор 28 формирует на своем выходе меандровый сигнал, который поступает на первый вход схемы И 29, на второй вход этой схемы, в этом случае поступает с выхода инвертора 30 сигнал с уровнем логической единицы, что обеспечивает поступление меандрового сигнала на выход схемы И 29. Так как на вход инвертора 30 в данном случае поступает сигнал логического нуля с блока 6 и на первом входе схемы И 31 будет присутствовать сигнал с уровнем логического нуля, что запрещает прохождение сигнала через схему 31, поступающего на второй вход ФОЧ от внешнего генератора. Таким образом, на второй вход схемы ИЛИ 32 будет поступать с выхода схемы И 31 сигнал с уровнем логического нуля, а на первый вход этой схемы будет поступать меандровый сигнал кварцевого генератора с выхода схемы И 29. С выхода схемы ИЛИ 32 сигнал поступает на выход "такт КГ" ФОЧ 3 и на усилитель мощности 33 и разветвляется на два в разветвителе 34. С первого выхода разветвителя 34 сигнал поступает в цепь формирования тактовых частот для ЦСЧ 15 и частоты для первого преобразования (переноса частоты вверх) в преобразователях частоты 16 каждого канала, со второго выхода разветвителя 34 сигнал поступает в цепь формирования сетки частот для второго преобразования сигнала (переноса сигнала в заданный рабочий диапазон) в преобразователе частоты 16. Со второго выхода разветвителя 34 сигнал поступает на широкополосный фильтр 41, обеспечивающий прохождение гармонических составляющих кварцевого генератора в полосе заданных частот от fмин до fмакс, с выхода фильтра 41 сигнал поступает на усилитель 42 и далее на разветвитель 43, который является симметричным делителем мощности на M по числу формируемых опорных частот в сетке. С каждого выхода разветвителя 43 сигнал поступает на соответствующий датчик опорной частоты 44, который представляет собой последовательно соединенный узкополосный фильтр, настроенный на заданную частоту, например, на fмин, вентиль и усилитель мощности. Число опорных частот, а, следовательно, и ДОЧ 44 определяется шириной полосы рабочих частот заданного диапазона и шириной полосы перестройки ЦСЧ 15 при формировании сигнала и определяется по формуле:
M fимит/fцсч,
где
fимит диапазон рабочих частот имитатора;
fцсч рабочий диапазон частот ЦСЧ.
Таким образом, с выхода ДОЧ 44, которые являются выходами ФОЧ 3, сетка опорных частот числом M, равно отстоящих друг от друга на ширину рабочих частот ЦСЧ 15, поступает на первые входы КОЧ 4.
Спервого выхода разветвителя 34 сигнал поступает на вход фильтра низших частот 35, затем на усилитель 36 и на разветвитель 37. С первого выхода разветвителя 37 сигнал поступает на вход узкополосного усилителя 38, настроенного на расчетную гармоническую составляющую кварцевого генератора, обеспечивающую необходимую тактовую частоту ЦСЧ 15, после фильтра 38 сигнал на частоте выделенной гармоники поступает на усилитель 39, а затем на разветвитель 40, который является делителем мощности на N, по числу каналов имитатора. Число каналов имитатора определяет максимальное число источников сигналов, имитируемых в одно и то же время, при условии совпадения этих сигналов во времени. Выходы разветвителя 40 являются выходами ФОЧ 3 и подключаются к соответствующим входам каналов имитатора для тактирования ЦСЧ 15.
Со второго выхода разветвителя 37 сигнал поступает на М+1 ДОЧ 44 и через усилитель мощности 45 на разветвитель 46. Причем узкополосный фильтр в М+1 ДОЧ 44 обеспечивает выделение той гармонической составляющей из спектра сигнала кварцевого генератора 28, которая необходима для первого преобразования сигнала в преобразователе частоты 16. Выходы разветвителя 46 являются выходами ФОЧ 3 и подключаются к соответствующим входам каналов имитатора для переноса сигнала в область высоких частот (второй вход преобразователя частоты 16).
Сигналы сетки опорных частот с выходов ФОЧ 3 поступают на первые M входов КОЧ 4 и соответственно каждый на вход своего разветвителя 48, количество которых в КОЧ 4 M. С выходов разветвителей 48 сигналы опорных частот поступают на M входов каждого из N коммутаторов 49. Так, сигнал первой опорной частоты с первого выхода разветвителя 48 поступает на первый вход первого коммутатора 49, сигнал второй опорной частоты с первого выхода второго разветвителя 48 поступает на второй вход первого коммутатор 49 т.д. наконец, сигнал M-ной опорной частоты с первого выхода M-ного разветвителя 48 поступает на M-ный вход первого коммутатора 49. Также сигналы всех других опорных частот с выходов разветвителей 48 поступают на соответствующие входы других коммутаторов 49.
Коммутатор 49 представляет собой M управляемых вентилей и N сумматоров (светвителей). На первые входы вентилей поступают сигналы опорных частот с 1 по M-ный, а на вторые входы сигналы управления от БУУП 10, отпирающие только один вентиль в каждый конкретный момент времени, определенный программой работы имитатора. Выход каждого вентиля с соответствующим по номеру входом светвителя и логика работы коммутатора 49 заключается в том, что в зависимости от номера открытого управляющим сигналом вентиля на выходе коммутатора будет сигнал заданной опорной частоты. С выходов коммутатора сигналы опорных частот поступают на входы N усилителей мощности 50, выходы которых являются выходами КОЧ 4, через которые они поступают на третьи входы преобразователей частоты 16 каждого канала имитатора для формирования сигнала при втором преобразовании сигнала на смесителе 53.
Разветвители ФОЧ 3 и КОЧ 4, фильтр ФОЧ 3 и светвители КОЧ 4 могут быть выполнены, например, в виде пассивных элементов на полосковых линиях с учетом минимальных потерь мощности сигнала. Управляемый вентиль может быть выполнен на СВЧ диодах по традиционным схемам, которые должны учитывать требования к быстродействию переключения опорных частот в имитаторе, минимальным потерям и максимальной развязке между каналами.
Имитатор источников радиосигналов может работать в нескольких режимах:
в режиме непосредственного задания данных в канал о параметрах имитируемого сигнала;
в режиме занесения данных в ОЗУ БУУП, БУСС и БУМС каждого канала;
в режиме имитации сигналов по данным, записанным в ОЗУ каждого канала.
Причем режимы могут осуществляться каждый в отдельности и в различных своих сочетаниях. Например, в один из каналов записываются данные от 6, а другие в это время работают в режиме имитации по данным, считываемым из ОЗУ, или, воспроизводят сигнал, по данным занесенным ранее в регистры БУУП, первого и второго модулятора каких-либо каналов имитатора.
Рассмотрим работу имитатора в режиме непосредственного задания от ЭВМ данных о параметрах имитирующего сигнала в тот или иной канал. В данном режиме работа имитатора происходит следующим образом. От блока 6 в виде кода по шине 21 "данные номера канала" на входе дешифраторов номера каналов 9 всех каналов имитатора поступают адрес выбранного канала и задаваемый режим работы. В каждом дешифраторе номера каналов 9 имеется схема анализа входного адреса, которая сравнивает поступающий на ее вход код адреса с кодом, который присвоен данному каналу в имитаторе и установлен в этой схеме с помощью встроенных переключателей или с помощью распайки входов схемы сравнения. При совпадении кодов со второго выхода дешифратора номера каналов 9 на четвертые входы БУМС 12, БУСС 11 и БУУП 10, которые являются вторыми входами процессоров 70, 74 и 78 соответственно поступает информация о выбранном режиме работы канала. В данном случае о режиме работы по данным, непосредственно поступающим от 6. На шестых выходах процессоров 70, 74 и 78 формируется сигнал (0 или 1), который поступает на вторые входы коммутаторов данных 82, 62, и 66 БУУП 10, первого и второго модуляторов (13 и 14) соответственно, и разрешающий прохождение через эти коммутаторы данных, поступающих от 6:
по шине 18 "данные установки поддиапазона" поступают на шестой вход БУУП 10, являющийся третьим входом коммутатора данных 82;
по шине 25 "данные спектра сигнала" поступают на четвертый вход первого модулятора 13, являющегося третьим входом коммутатора данных 62;
по шине 26 "данные установки мощности" поступают на четвертый вход второго модулятора 14, являющегося третьим входом коммутатора данных 66.
Данные в виде кода с выходов коммутаторов данных 82, 62 и 66 поступают на первые входы регистров 83, 63 и 67 соответственно. По шине 22 "синхронизации от ЭВМ" на второй вход дешифратора данных в регистры. На третьем выходе дешифратора номера каналов 9 формируется логический уровень сигнала, который, поступая на пятый вход БУУП 10, а соответственно, и на третий вход регистра 83, обеспечивает запись данных о поддиапазоне в этот регистр, поступая на седьмые входы первого и второго модуляторов, а соответственно, на третьи входы регистров 63 и 67, обеспечивает запись данных о спектре сигнала и о его мощности.
С выхода регистра 83 данные в виде двоичного кода поступают на дешифратор 84, с выхода которого сигнал в виде позиционного кода, определяющего заданный поддиапазон, поступает на токовые ключи 85, которые являются усилителями тока и формируют сигнал, достаточный для управления коммутаторами 49 и 57, для чего с первого выхода токовых ключей 85 сигнал поступает на первую группу вторых входов КОЧ 4 и на пятый вход преобразователя частоты 16. В соответствии с позиционным кодом на выходе первого коммутатора 49 появляется сигнал с частотой соответствующего поддиапазона.
С выхода регистра 63 двоичный код поступает на вход токовых ключей 64, на выходе которых формируется кодовый сигнал, уровень и мощность которого является достаточной для управления ЦСЧ 15 при подаче на его первый вход. На выходе ЦСЧ 15 формируется низкая несущая частота сигнала с параметрами амплитуды и фазы. Этот сигнал поступает на первый вход смесителя 51 преобразователя частоты 16. С выхода регистра 67 двоичный код поступает на вход токовых ключей 68, на выходе которых формируется кодовый сигнал, уровни напряжения и тока которого являются достаточными для управления с первого выхода управляемым аттенюатором 55, а со второго выхода выходным аттенюатором 17. Разница в задержках при формировании сигнала в канале после записи его образа в регистры в КОЧ 4, в ЦСЧ 15 и в преобразователе частоты 16 при необходимости может быть скомпенсирована введением задержки в цепь управления управляемым и выходным аттенюаторами 55 и 17 соответственно, например, на выходе регистра 67.
При поступлении кода с выхода регистра 63 на второй вход ЦСЧ 15, а на первый вход ЦСЧ тактового сигнала с одного из выходов тактовой частоты ФОЧ 3 на выходе ЦСЧ 15 формируется сигнал на низкой несущей частоте с заданными параметрами амплитуды и фазы. Этот сигнал поступает на первый вход преобразователя частоты 16, являющийся первым сигнальным входом смесителя 51. Сигнал, поступающий по второму входу преобразователя 16 с одного из выходов частоты переноса ФОЧ 3, является сигналом гетеродина и идет на второй вход смесителя 51. Таким образом, на первом смесителе 51 преобразователя частоты 16 происходит перенос сигнала в область СВЧ. С выхода смесителя 51 сигнал через полосовой фильтр 52 поступает на первый вход управляемого аттенюатора 55, на вторые входы этого аттенюатора поступает управляющий код через четвертый вход преобразователя с выхода токовых ключей 68 второго модулятора 14, устанавливающий на выходе этого аттенюатора мощность сигнала на соответствующем этому коду уровню. С выхода управляемого аттенюатора 55 сигнал поступает на первый сигнальный вход второго смесителя 53, на второй гетеродинный вход этого смесителя поступает сигнал с третьего входа преобразователя частоты 16 от соответствующего данному каналу выходу опорных частот КОЧ 4. На смесителе 53 происходит перенос сигнала на более низкую частоту.
Таким двойным преобразованием частоты сигнала обеспечиваются более низкие шумы и помехи паразитных составляющих на выходе имитатора.
С выхода второго смесителя 53 сигнал поступает через усилитель мощности 54 на вход разветвителя 56, с каждого из М выходов которого поделенный на М мощности сигнал поступает на первые соответствующие входы коммутатора 57, на второй вход этого коммутатора поступает позиционный код с выхода БУУП, определяющий выход коммутатора на котором будет сформирован сигнал. Через соответствующий полосовой фильтр 58 сигнал поступает на вход, соответствующий позиционному коду, сумматора 59. С выхода сумматора 59, являющегося выходом преобразователя частоты 16, сигнал поступает через усилитель мощности 60, компенсирующий потери сигнала в разветвителе 56, коммутаторе 57, полосовом фильтре 58 в сумматоре 59, на первый вход выходного аттенюатора 17. На второй вход аттенюатора 17 поступает кодовый сигнал со второго выхода токовых ключей 68 второго модулятора 14, который и устанавливает окончательно заданный уровень мощности имитируемого источника сигнала. С выхода канала сигнал поступает на суммирующий блок 5, который является пассивным СВЧ элементом и на котором происходит светвление всех сигналов имитируемых в других каналах с минимальным влиянием их друг на друга.
Регулирование мощности СВЧ сигнала с помощью двух аттенюаторов обеспечивает требуемый динамический диапазон выходного сигнала в многоканальном режиме работы.
Рассмотрим работу имитатора в режиме записи данных в ОЗУ БУУП, БУСС и БУМС. Работа в этом режиме заключается в том, что образ (портрет) сигнала в цифровых кодах заносится в ОЗ указанных блоков. Причем адресация и формирование кодов производится в ЭВМ 6 и передача адресов и данных в какой-либо канал имитатора, определяемый пользователем, осуществляется от блока 6. Выбор канала для записи данных в ОЗУ и режима его работы производится установкой на шине 22 "данные номера канала" интерфейса 7 кода заданного канала и режима работы. Этот код поступает на первый вход дешифратора номера каналов 9.
На первом и втором выходах дешифратора заданного канала формируются команды, определяющие работу канала в данном режиме. Эти команды поступают с первого выхода на входы таймеров 69, 73 и 77, а со второго на вторые входы процессоров 70, 74 и 78 БУМС 12, БУСС 11 и БУУП 10 соответственно. На шестых выходах процессоров 70, 74 и 78 формируется сигнал (1 или 0), который поступает на вторые входы коммутаторов данных 82, 62 и 66 БУУП 10, первого и второго модуляторов (13 и 14) соответственно, и разрешает прохождение через эти коммутаторы данных, поступающих от блока 6.
по шине 19 "данные установки поддиапазона" поступают на шестой вход БУУП 10, являющийся третьим входом коммутатора 82;
по шине 26 "данные спектра сигнала" поступают на четвертый вход первого модулятора 13, являющегося третьим входом коммутатора 62;
по шине 27 "данные установки мощности" поступают на четвертый вход второго модулятора 14, являющегося третьим входом коммутатора 66.
С четвертых выходов процессоров 70, 74 и 78 сигнал поступает на вторые входы коммутаторов адреса 80, 76 и 72 БУУП 10, БУСС 11 и БУМС 12 соответственно и разрешает прохождение через эти коммутаторы адресов, поступающих от блока 6 по шине 21 "адрес данных" на вторые входы этих блоков.
С выходов коммутаторов данных 82, 62 и 66 данные, описывающие форму сигнала в данной выборке, поступают на входы/выходы соответствующих ОЗУ 81, 61 и 65.
С третьих выходов процессоров 70, 74 и 78 сигналы, например, с уровнем логического нуля, поступающие на вторые входы ОЗУ 61, 65 и 81 соответственно, устанавливают эти ОЗУ в режим записи данных.
Сигнал с уровнем логической единицы, поступающий от блока 6 по выходу 23 "синхронизация от ЭВМ" на второй вход дешифратора номера канала 9, изменяет код на своем втором выходе и в соответствии с ним процессоры 70, 74 и 78 на своих вторых выходах формируют сигналы, поступающие на третьи входы соответствующих ОЗУ и по которым в ОЗУ по заданному от блока 6 адресу записываются данные, поступающие также от блока 6. По этому же сигналу на первом выходе дешифратора номера канала 9 формируется команда, по которой производится запись данных о тактовой частоте считывания образа (портрета) сигнала в таймеры 69, 73 и 77 БУМС 12, БУСС 11 и БУУП 10 соответственно по шинам:
25 "данные тактирования БУМС";
24 "данные тактирования БУСС";
20 "данные тактирования БУУП".
Таким образом, изменяя адрес и данные и производя последовательно их запись по сигналу, поступающему по шине "синхронизация" от блока 6 ОЗУ заданного канала, заносятся данные о параметрах сигнала, изменяющегося во времени.
Так же может быть произведена запись данных в любой другой канал имитатора.
В режиме имитации сигналов по данным, записанным в ОЗУ, работа производится следующим образом.
Выбор канала производится так же, как и в двух других режимах работы имитатора, по шине 22 "данные номера канала". В этом случае процессоры 70, 74 и 78 обеспечивают:
с третьих выходов команды, поступающие на вторые входы "чтение/запись" ОЗУ 61, 65 и 81 и переключающие их режим считывания;
с четвертых выходов команды, переключающие коммутаторы адресов 72, 76 и 80 таким образом, чтобы через них на адресные входы ОЗУ 61, 65 и 81 поступали адреса с выходов формирователей внутреннего адреса 71, 75 и 79 соответственно;
с шестых выходов команды, переключающие коммутаторы данных 62, 66 и 82 таким образом, чтобы через них на первые входы регистров 63, 67 и 83 поступали данные с входов/выходов ОЗУ 61, 65 и 81 соответственно;
с первых выходов команды, разрешающие формирование на выходах формирователей внутреннего адреса 71, 75 и 79 очередного адреса;
со вторых выходов команды выборки ОЗУ 61, 65 и 81 соответственно устанавливают эти ОЗУ в режим выдачи данных по входу/выходу;
с пятых выходов команды записи данных в регистры 63, 67 и 83.
Причем команды, вырабатываемые процессором по третьим, четвертым и шестым выходам, устанавливаются на все время действия данного режима в канале.
Команды, вырабатываемые процессорами по первым, вторым и пятым выходам формируются последовательно одна за другой в указанной выше последовательности (каждая последующая не обязательно отменяет предыдущую) циклически с темпом, задаваемым каждым из таймеров 69, 73 и 77.
Начало работы канала в данном режиме обеспечивается по сигналу, поступающему на второй вход дешифратора номера канала 9 от ЭВМ с выхода 23 "синхронизация" от блока 6.
Таким образом, после поступления на второй вход дешифратора номера канала 9 сигнала от ЭВМ с выходов каждого из формирователей внутреннего адреса 71, 75 и 79 через каждый коммутатор адреса 72, 76 и 80 начальный адрес поступит на адресные входы ОЗУ 61, 65 и 81. Затем на входы "выборка" каждой ОЗУ поступят команды со вторых выходов каждого из процессоров 70, 74 и 78, обеспечивающих появление на входах/выходах ОЗУ:
данных о поддиапазоне из ОЗУ 81 в виде двоичного кода;
данных о начальной амплитуде и фазе спектральных составляющих сигнала на низкой частоте из ОЗУ 61;
данных о начальном уровне выходной мощности сигнала из ОЗУ 65.
Через соответствующие коммутаторы данных 62, 66 и 82 информация о начальных параметрах формируемого сигнала поступает на первые входы регистров 63, 67 и 83. Затем на пятых выходах процессоров 70, 74 и 78 вырабатываются команды, которые поступают на вторые входы регистров 63, 67 и 83 соответственно.
Дальнейшая работа канала имитатора по формированию сигнала не отличается от описанной в первом режиме работы.
Несмотря на то, что таймеры 69, 73 и 77 могут быть запрограммированы на работу с разными тактовыми частотами, использование в канале одного и того же задающего генератора обеспечивает синхронное изменение параметров сигнала, так как запись данных в регистры производится по одному и тому же фронту импульса этого генератора.
Имея ОЗУ достаточного объема и используя в качестве ЦСЧ устройства, например, типа VDS-3125 фирмы Sqited Electronics (США), можно запрограммировать работу канала, создавая на выходе ЦСЧ сигнал, имитирующий спектральный состав практически любого сигнала, а быстрое переключение опорных частот, формируемых ФОЧ 3, в КОЧ 4 и изменение выходной мощности сигнала по любому заданному пользователем закону в преобразователе частоты 16 и на выходе выходного аттенюатора 17 позволяет симитировать практически любой источник сигналов с учетом многообразия форм сигнала, изменяющихся режимов работы, таких как перестройка несущей частоты, изменение параметров частотной, амплитудной, фазовой, импульсной модуляцией, фазокодовой манипуляции и т.п. изменения параметров вращения или переключения антенных систем, изменения параметров диаграмм направленности антенных систем и законов перемещения носителя источника сигналов в реальном времени.
Импульсная модуляция может быть осуществлена по аналогии с прототипом, для чего между выходом ЦСЧ 15 и входом смесителя 51 преобразователя частоты 16 может быть включен ключевой каскад так, что его первый вход соединен с выходом ЦСЧ 15, а второй управляющий вход соединен с входом импульсного модулятора, который представляет собой программируемый таймер, формирующий на своем выходе разрешающий уровень по времени равный заданной длительности импульса. Задание параметров импульсов может осуществляться из ОЗУ, данные в которое записываются из ЭВМ через специальную шину в интерфейсе. Например, по аналогии с БУУП 10.
Таким же образом осуществляется работа каждого из N каналов имитатора, на выходах которых формируются сигналы с заданными пользователем параметрами различных источников. Причем намеренно, или в силу вероятностных законов число сигналов, совпадающих во времени, в общем случае может быть равным числу каналов, т.е. N.
В этом режим работы имитатора могут быть программно предусмотрены команды, которые сбрасывают формирователи внутреннего адреса после соответствующего кода от блока 6 в исходное состояние и команды, которые останавливают работу канала без сброса формирователей внутреннего адреса, что позволяет осуществлять так называемый старт-стопный режим работы.
Для более четкой синхронизации имитации сигнальной обстановки при сложных сценариях поведения источников сигналов возможно осуществление работы всех каналов от одного задающего генератора. В этом случае на второй вход задающего генератора 8 каждого канала с выхода 18 "разрешение внешнего такта" от блока 6 поступает сигнал, разрешающий поступление на выход 3Г 8 тактовой частоты, которая формируется на выходе "такт" ФОЧ 3 и поступает на первые входы ЗГ 8 всех каналов имитатора.
Необходимо учитывать возможность имитировать источники с большим количеством режимов работы по сложным алгоритмам, записывая данные имитации последовательно в несколько каналов и организуя их работу таким образом, чтобы не прерываясь для записи новых данных в ОЗУ от блока 6 после полного считывания данных из ОЗУ одного канала работа этого канала прекращалась, и тут же начиналось считывание данных о параметрах того же самого источника сигналов из ОЗУ другого канала.
Процессор в БУУП 10, БУСС 11 и БУМС 12 в общем виде представлен на блок-схеме фиг. 1. Он состоит из схемы управления 86, на первый вход которой со второго входа процессора "режим" поступает код о выбранном режиме работы со второго выхода дешифратора номера канала 9, на второй вход, являющийся первым входом процессора "такт", с выхода таймера поступают импульсы тактирования, первый вход схемы управления 86 соединен с первым входом счетчика адреса 87, второй выход схемы управления 86 соединен с первым входом триггера 88, третий выход этой схемы соединен со вторым входом регистра команд 89, четвертый выход этой схемы соединен с первым входом схемы сброса 90, второй вход схемы сброса 90 является входом процессора "режим", третий вход этой схемы соединен с четвертым выходом регистра команд 89, первый выход схемы сброса 90 соединен со входом "сброс" триггера 88, второй выход схемы сброса соединен со входами "сброс" счетчика адреса 87 и регистра команд 89, выход счетчика адреса 87 соединен со вторым входом адреса ПЗУ команд 91, первый вход адреса ПЗУ команд 91 соединен со входом процессора "режим", третий вход "выборка" ПЗУ команд 91 соединен с выходом триггера 88, выход ПЗУ команд 91 соединен с первым входом регистра команд 89, три выхода которого являются:
первый первым выходом "такт формирования адреса" процессора;
второй вторым выходом "выборка ОЗУ" процессора;
третий пятым выходом "разрешение записи в Pr" процессора.
Другие три выхода процессора могут быть сформированы из кода, поступающего от дешифратора номера канала 9 на вход "режим" процессора:
третий выход "чтение/запись ОЗУ" процессора;
четвертый выход "разрешение коммутации адреса" процессора;
шестой выход "разрешение коммутации данных" процессора.
Работа процессора происходит следующим образом. При поступлении на его вход "режим" разрешающего кода схема управления 86 начинает формировать последовательно на своих выходах импульсы. Импульс с первого выхода, поступая на первый вход счетчика адреса 87, формирует на его выходе код, который поступает на второй вход ПЗУ команд 91. Этот код и код, поступающий на первый вход ПЗУ команд 91 со входа "режим" процессора, является полным адресом ПЗУ команд 91. Импульс со второго выхода схемы управления 86, поступая на первый вход триггера 88, обеспечивает формирование на его выходе сигнала, который, поступая на вход "выборка" ПЗУ команд 91, считывает из него соответствующую команду заданного режима, поступающую на первый вход регистра команд 89. Импульс с третьего входа схемы управления 86 поступает на второй вход регистра команд 89, записывая в него эту команду. С выхода регистра команд 89 команды поступают на выходы процессора. С четвертого выхода схемы управления 86 импульс через первый выход сброса 90, поступает на вход "сброс" триггера 88, обеспечивая его сброс в исходное состояние. После окончания цикла формирования необходимых команд в заданном режиме в регистр команд 89 записывается команда, которая, поступая с выхода этого регистра на третий вход схемы сброса 90, обеспечивает по импульсу с четвертого выхода схемы управления 86 формирование импульсов сброса на первом и втором своих выходах, что обеспечивает сброс в исходное состояние счетчика адреса 87, триггера 88 и регистра команд 89. В данном имитаторе подобный процессор обеспечивает необходимый цикл считывания одного дискрета образа сигнала из ОЗУ БУУП 10, БУСС 11 и БУМС 12 за три полных такта работы схемы управления 86.
В режиме записи данных в ОЗУ от блока 6 процессор вырабатывает соответствующие команды по третьему, четвертому и шестому выходам, устанавливающие соответствующие режимы работы ОЗ, коммутаторов адреса и данных в БУУП 10, БУСС 11 и БУМС 12 и команду "выборка ОЗУ" на втором его выходе при каждой смене адреса в ЭВМ.
В режиме имитации сигнала по данным, непосредственно задаваемым и записываемым от ЭВМ в регистры БУПП 10, БУСС 11 и БУМС 12 процессор формирует только команду на шестом выходе "разрешение коммутации данных". В этом режиме циклические команды на первом, втором и пятом выходах процессора не вырабатываются.
Процессор по подобной схеме может быть выполнен на серийных ИС серий 530, 533, 564, 1500 и т.п. в зависимости от требуемого быстродействия. Например, схема управления 86 может быть выполнена по схеме счетчика Джонсона, схема сброса может быть выполнена в виде комбинационной схемы на обычных логических элементах, выполняющей вышеописанные функции сброса. Могут быть также использованы другие решения выполняющие те же функции при работе процессора.
ЦСЧ 15 может быть выполнен по известной структурной схеме, представленной на фиг. 10. Код значения частоты и начальной фазы поступает на вход регистра кода частоты 92, а код значения текущего значения фазы при фазовой модуляции поступает на вход регистра кода фазы 93. Эти коды поступают на ЦСЧ со второго входа от первого модулятора БУСС 11. Запись в указанные выше регистры ЦСЧ производится по тактовому импульсу, поступающему на соответствующие их входы с первого входа ЦСЧ 15 от ФОЧ 3. С выхода регистра кода 92 код поступает на первый вход накопителя кодов 94, на второй вход которого поступает тактовая частота с первого входа ЦСЧ 15. Накопитель кодов осуществляет цифровое интегрирование кодов частоты по времени, формируя также код набега фазы от одного тактового импульса до другого. На выходе накопителя кодов 94 формируется двоичный код, который поступает на первый вход сумматора 95, на второй вход этого сумматора поступает код текущего значения фазы (при фазовой модуляции синтезируемого сигнала) с выхода регистра кода фазы 93. С выхода сумматора 95 код поступает на функциональный преобразователь 96, который представляет собой ПЗУ или ОЗУ или комбинационную схему с записанными в них значениями функции синусоиды. На выходе функционального преобразователя 96 образуется код отсчета значения сигнала, соответствующий входному коду. Цифро-аналоговый преобразователь частоты (ЦАП) 97 преобразует с тактовым импульсом, поступающим на его тактовый вход кодовые отсчеты, в аналоговый сигнал, который через выходной фильтр 98, обеспечивающий снижение уровней паразитных составляющих в спектре синтезируемого сигнала, поступает на выход ЦСЧ 15.
По данной схеме ЦСЧ может быть выполнено на серийных микросхемах серий 530, 1533, 1500 и т.п. Кроме того, в настоящее время производятся серийно ЦСЧ, выполненные в гибридном исполнении на кристаллах AsGa, обеспечивающие синтезирование сигнала на несущей частоте до 200 300 МГц с разрешающей способностью до 1 Гц, например, ADS-2, ADS-4 фирмы Sgiteg Electronics (США).
Формула изобретения: 1. Имитатор источников радиосигналов, содержащий задатчик кодов и канал имитации, включающий в себя синтезатор частоты, выход которого соединен с первым входом преобразователя частоты, выход которого подключен к первому входу аттенюатора мощности, а также включающий первый модулятор, выход которого соединен с первым входом синтезатора частоты и второй модулятор, первый выход которого соединен с входом управления преобразователя частоты, а второй выход соединен с входом управления аттенюатора мощности, отличающийся тем, что в него введены формирователь сетки опорных частот (ФОЧ), коммутатор опорных частот (КОЧ), суммирующий блок, а также N 1 идентичных каналов имитации, а в каждый из N каналов имитации введены блок управления установкой поддиапазона (БУУП), задающий генератор (ЗГ), дешифратор номера канала, первый вход которого соединен с шиной "Данные номера канала" задатчика кодов, второй вход которого подключен к выходу "Синхронизации" задатчика кодов, а также введен блок управления спектром сигнала (БУСС), первый вход которого соединен с шиной "Данные тактирования БУСС" задатчика кодов, второй вход БУСС подключен к шине "Адрес данных" задатчика кодов, третий вход БУСС соединен с первым выходом дешифратора номера канала, четвертый вход БУСС соединен с вторым выходом дешифратора номера канала, первый выход БУСС подключен к первому входу первого модулятора, второй выход к второму входу первого модулятора, третий выход к третьему входу первого модулятора, четвертый выход БУСС соединен с пятым входом первого модулятора, пятый выход БУСС соединен с шестым входом первого модулятора, четвертый вход первого модулятора соединен с шиной "Данные формирования спектра сигнала" задатчика кодов, седьмой вход первого модулятора соединен с третьим выходом дешифратора номера канала, выход первого модулятора соединен с первым входом синтезатора частоты, второй вход которого соединен с соответствующим выходом тактовой частоты ФОЧ, кроме того, введен блок управления мощностью сигнала (БУМС), первый вход которого подключен к шине "Данные тактирования БУМС" задатчика кодов, второй вход БУМС подключен к шине "Адрес данных" задатчика кодов, третий вход БУМС соединен с первым выходом дешифратора номера канала, четвертый вход БУМС подключен к второму выходу дешифратора номера канала, первый выход БУМС подключен к первому входу второго модулятора, второй выход БУМС к второму входу второго модулятора, третий выход БУМС подключен к третьему входу второго модулятора, четвертый выход БУМС соединен с пятым входом второго модулятора, пятый выход БУМС соединен с шестым входом второго модулятора, четвертый вход второго модулятора соединен с шиной "Данные установки мощности" задатчика кодов, седьмой вход второго модулятора соединен с третьим выходом дешифратора номера каналов, первый выход второго модулятора соединен с четвертым входом преобразователя частоты, второй выход второго модулятора соединен с вторым входом выходного аттенюатора мощности канала имитации, М пятых входов преобразователя частоты соединены соответственно с М выходами БУУП, первый вход БУУП подключен к шине "Данные тактирования БУУП" задатчика кодов, второй вход БУУП подключен к шине "Адрес данных" задатчика кодов, третий вход БУУП соединен с первым выходом дешифратора номера канала, четвертый вход БУУП подключен к второму выходу дешифратора номера канала, пятый вход подключен к третьему выходу дешифратора номера канала, шестой вход подключен к шине "Данные установки поддиапазона" задатчика кодов, выход ЗГ соединен с тактовыми входами БУМС, БУСС и БУУП, тактовые выходы ФОЧ и 1 по N соединены соответственно с вторыми входами синтезаторов частоты каждого канала, М выходов опорных частот ФОЧ соединены с первыми соответствующими входами КОЧ, выходы частоты переноса ФОЧ с 1 по N соединены с вторыми входами преобразователя частоты соответствующих каналов имитации, выходы КОЧ с 1 по N соединены с третьими входами преобразователей частоты соответствующих каналов имитации, вторые входы КОЧ образуют N групп по М входов в каждой, причем входы первой группы соединены соответственно с М выходами первого канала имитации, входы второй группы соединены соответственно с М выходами БУУП второго канала имитации и т.д. входы N-й группы соединены соответственно с М выходами N-го канала имитации, первый вход ЗГ каждого канала имитации соединен с выходом "Разрешение внешнего такта" задатчика кодов, второй вход ЗГ каждого канала соединен с выходом "Такт" ФОЧ.
2. Имитатор по п.1, отличающийся тем, что коммутатор опорных частот КОЧ содержит М разветвителей, каждый из которых имеет один вход и N выходов, N коммутаторов, каждый из которых имеет первую группу М входов, вторую группу М входов и один выход, а также N усилителей, причем первый выход первого разветвителя соединен соответственно с первым входом первого коммутатора, первый выход второго разветвителя соединен с вторым входом первого коммутатора и т.д. первый выход М-го разветвителя соединен с М-м входом первого коммутатора и т.д. М-й выход М-го разветвителя соединен с М-м входом N-го коммутатора, выходы коммутаторов соединены соответственно с входами N усилителей, выходы которых являются N выходами КОЧ, входы разветвителей являются первыми входами КОЧ, N групп вторых М входов являются вторыми входами КОЧ.
3. Имитатор по п.1, отличающийся тем, что формирователь опорных частот ФОЧ содержит первый и второй разветвители, имеющие N выходов каждый, третий и четвертый разветвители, имеющие два выхода каждый и пятый разветвитель, имеющий М выходов, а также кварцевый генератор, два логических элемента И, логический элемент ИЛИ, инвертор, пять усилителей мощности, три фильтра и М + 1 датчиков опорной частоты, причем выход кварцевого генератора соединен с первым входом первого логического элемента И, второй вход первого логического элемента И соединен с выходом инвертора, вход инвертора соединен с первым входом второго логического элемента И и является первым входом "Разрешение внешнего такта" ФОЧ, второй вход второго логического элемента И является вторым входом "Внешний генератор" ФОЧ, выход первого логического элемента И соединен с первым входом логического элемента ИЛИ, выход второго логического элемента И соединен с вторым входом логического элемента ИЛИ, выход логического элемента ИЛИ через последовательно соединенные первый усилитель мощности, третий разветвитель, первый фильтр, второй усилитель мощности, четвертый разветвитель, третий фильтр, третий усилитель мощности подключен к входу первого разветвителя, второй выход четвертого разветвителя через (М + 1)-й датчик опорной частоты и пятый усилитель мощности соединен с входом второго разветвителя, второй выход третьего разветвителя через второй фильтр и четвертый усилитель мощности подключен к входу пятого разветвителя, М выходов которого подключены соответственно к входам М датчиков опорной частоты, выходы которых являются выходами опорных частот ФОЧ, выходы с 1 по N первого разветвителя являются тактовыми выходами ФОЧ, выходы с 1 по N второго разветвителя образуют выходы частот переноса ФОЧ.
4. Имитатор по п. 1, отличающийся тем, что блок управления установкой поддиапазонов БУУП содержит таймер, процессор, формирователь адреса, коммутатор, ОЗУ коммутатор данных, регистр РГ, дешифратор данных, токовые ключи, причем выход таймера соединен с тактовым входом процессора, первый вход таймера является первым входом БУУП для подключения к шине "Данные тактирования БУУП" задатчика кодов, второй вход таймера является тактовым входом для подключения выхода ЗГ, третий вход "Разрешения записи данных" таймера является третьим входом БУУП для подключения к первому выходу дешифратора номера каналов, второй вход процессора является входом режима работы и четвертым входом БУУП, первый выход процессора является тактовым для формирования адреса и подключен к входу формирователя адреса, второй выход процессора "Выбор ОЗУ" соединен с третьим входом ОЗУ, третий выход "Чтение-запись" процессора подключен к второму входу ОЗУ, четвертый выход процессора "Разрешение коммутации" соединен с первым входом коммутатора адреса, пятый выход процессора "Разрешение записи в регистр" подключен к второму входу регистра, шестой выход "Управление коммутатором данных" соединен с вторым входом коммутатора данных, выход формирователя адреса соединен с третьим входом коммутатора адреса, второй вход которого является вторым входом БУУП, выход "Адрес ОЗУ" коммутатора адреса соединен с первым входом ОЗУ, вход-выход данных ОЗУ подключен к первому входу коммутатора данных, третий вход коммутатора данных является шестым входом БУУП, выход коммутатора данных соединен с первым входом регистра, выход которого соединен с входом дешифратора данных, третий вход "Запись в РГ" регистра является пятым входом БУУП, выход дешифратора данных подключен ко входу токовых ключей, выход которых является выходом БУУП.
5. Имитатор по п.1, отличающийся тем, что блок управления адреса спектром сигнала БУСС содержит таймер, процессор, формирователь внутреннего адреса, коммутатор адреса, причем выход таймера соединен с тактовым входом процессора, первый вход таймера является первым входом БУСС, второй вход таймера является тактовым входом для подключения ЗГ, третий вход "Разрешение записи данных" таймера является третьим входом БУСС, второй вход процессора является четвертым входом БУСС, первый выход процессора подключен к входу формирователя внутреннего адреса, второй выход процессора "Выборка ОЗУ" является третьим выходом БУСС, третий выход "Чтение-запись" процессора является вторым выходом БУСС, четвертый выход "Разрешение коммутации" процессора соединен с первым входом коммутатора адреса, пятый выход процессора "Разрешение записи в РГ" является пятым выходом БУСС, шестой выход "Управление коммутатором данных" является четвертым выходом БУСС, выход "Адрес" формирователя внутреннего адреса соединен с третьим входом коммутатора адреса, выход которого является выходом БУСС, второй вход "Адрес от задатчика кодов" коммутатора адреса является вторым входом БУСС.
6. Имитатор по п.1, отличающийся тем, что первый модулятор содержит ОЗУ, коммутатор данных, регистр и токовые ключи, причем вход "Адрес" ОЗУ является первым входом первого модулятора, вход "Чтение-запись" ОЗУ является вторым входом модулятора, вход "Выборка" ОЗУ является третьим входом первого модулятора, вход-выход "Данные" ОЗУ соединен с первым входом коммутатора данных, второй вход "Управление" которого является пятым входом первого модулятора, третий вход "Данные формирования спектра сигнала" коммутатора данных является четвертым входом первого модулятора, выход "Данные" коммутатора соединен с первым входом регистра, второй вход "Разрешение записи" регистра является шестым входом первого модулятора, третий вход "Запись в регистр" регистра является седьмым входом первого модулятора, выход "Данные РГ" соединен с входом токовых ключей, выход которых является выходом первого модулятора.
7. Имитатор по п.1, отличающийся тем, что блок управления мощностью сигнала БУМС содержит таймер, процессор, формирователь внутреннего адреса, коммутатор адреса, причем первый вход таймера является первым входом БУМС, второй вход таймера является "Тактовым" и пятым входом БУМС, третий вход "Разрешение записи данных в таймер" является четвертым входом БУМС, выход таймера соединен с первым "Тактовым" входом процессора, третий вход "Режим работы" является четвертым входом БУМС, первый выход "Такт для формирования адреса" процессора подключен к входу формирователя внутреннего адреса, второй выход процессора "Выборка" ОЗУ является третьим выходом БУМС, третий выход "Чтение-запись" процессора является вторым выходом БУМС, четвертый выход "Разрешение коммутации" процессора соединен с первым входом коммутатора адреса, пятый выход процессора "Разрешение записи в РГ" является пятым выходом БУМС, шестой выход "Управление коммутатором данных" процессора является четвертым выходом БУМС, выход "Адрес" формирователя внутреннего адреса соединен с третьим входом коммутатора адреса, выход которого является первым выходом БУМС, второй вход "Адрес от задатчика кодов" коммутатора адреса является вторым входом БУМС.
8. Имитатор по п.1, отличающийся тем, что второй модулятор содержит ОЗУ, коммутатор данных, регистр и токовые ключи, причем вход "Адрес" ОЗУ является первым входом второго модулятора, вход "Чтение-запись" ОЗУ является вторым входом второго модулятора, вход "Выборка" ОЗУ является третьим входом второго модулятора, а вход-выход "Данные" ОЗУ соединен с первым входом коммутатора данных, второй вход "Управление" которого является пятым входом второго модулятора, третий вход "Данные установки мощности" коммутатора данных является четвертым входом второго модулятора, выход "Данные" коммутатора соединен с первым входом регистра, второй вход "Разрешение записи" регистра является шестым входом второго модулятора, третий вход "Запись в регистр" регистра является седьмым входом второго модулятора, выход "Данные РГ" соединен с входом токовых ключей, первый выход которых является первым выходом второго модулятора, второй выход токовых ключей является вторым выходом второго модулятора.
9. Имитатор по п.1, отличающийся тем, что преобразователь частоты каждого канала содержит первый и второй смесители, полосовой фильтр СВЧ, управляемый аттенюатор, первый и второй усилители мощности, разветвитель с М выходами, коммутатор с М x 2 входами и М выходами и сумматор с М входами, причем выход первого смесителя через полосовой фильтр СВЧ соединен с первым входом управляемого аттенюатора, выход которого подключен к первому входу второго смесителя, выход которого через первый усилитель мощности подключен к входу разветвителя, М выходов которого через полосовые фильтры нижних частот соединен соответственно с М входами сумматора, выход которого подключен к входу второго усилителя мощности, выход которого является выходом преобразователя частоты, при этом первый вход первого смесителя является первым входом преобразователя частоты, второй вход первого смесителя является вторым входом преобразователя частоты, второй вход второго смесителя является третьим входом преобразователя частоты, второй вход управляемого аттенюатора является четвертым входом преобразователя частоты, вторые М входов коммутатора являются пятым входом преобразователя частоты.